JPH04367954A - キャッシュメモリコントロール回路 - Google Patents

キャッシュメモリコントロール回路

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Publication number
JPH04367954A
JPH04367954A JP3144364A JP14436491A JPH04367954A JP H04367954 A JPH04367954 A JP H04367954A JP 3144364 A JP3144364 A JP 3144364A JP 14436491 A JP14436491 A JP 14436491A JP H04367954 A JPH04367954 A JP H04367954A
Authority
JP
Japan
Prior art keywords
cache memory
cache hit
cache
memory control
control circuit
Prior art date
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Pending
Application number
JP3144364A
Other languages
English (en)
Inventor
Makoto Kurokawa
黒川　誠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3144364A priority Critical patent/JPH04367954A/ja
Publication of JPH04367954A publication Critical patent/JPH04367954A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はキャッシュメモリコント
ロール回路に関し、特に、端末などにおけるキャッシュ
メモリを制御するキャッシュメモリコントロール回路に
関する。
【０００２】
【従来の技術】従来、この種のキャッシュメモリコント
ロール回路には、ＣＰＵのキャッシュメモリアクセスの
割合を示す回路を有していない。
【０００３】
【発明が解決しようとする課題】上述した従来のキャッ
シュメモリコントロール回路による端末において、使用
者は、プログラム実行時のキャッシュヒット率を正確に
知ることは不可能であり、キャッシュヒット率の高いソ
フトウェアの開発が困難という欠点がある。
【０００４】
【課題を解決するための手段】本発明のキャッシュメモ
リコントロール回路は、ＣＰＵのキャッシュメモリヒッ
ト率を計算し、表示する回路を具備することを特徴とす
る。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
【０００６】図１は本発明の一実施例のブロック図であ
る。ＣＰＵ１よりバスサイクルであることを確定するた
めの信号をＣＰＵバスアクセスカウンタ５に取り込みカ
ウントする。またキャッシュメモリ制御部４より、キャ
ッシュメモリに出力される信号よりキャッシュヒットサ
イクルであることを確定する信号をキャッシュヒットカ
ウンタ６に取り込みカウントを行なう。ＣＰＵバスアク
セスカウンタ５，キャッシュヒットカウンタ６によるカ
ウント値を定期的にキャッシュヒット率演算部７に取り
込み、キャッシュヒット率演算部７の演算結果を表示部
８に定期的に出力する。
【０００７】
【発明の効果】以上説明したように、本発明は、ＣＰＵ
のキャッシュメモリへのヒット率をハードウェアにより
カウントし、表示することにより、ソフトウェア開発者
はキャッシュヒット率の高いプログラムの開発が容易に
なるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【符号の説明】
１　　　　ＣＰＵ ２　　　　メインメモリ ３　　　　キャッシュメモリ ４　　　　キャッシュメモリ制御部 ５　　　　ＣＰＵバスアクセスカウンタ６　　　　キャ
ッシュヒットカウンタ ７　　　　キャッシュヒット率演算部 ８　　　　表示部

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　ＣＰＵのキャッシュメモリヒット率を
    計算し、表示する回路を具備することを特徴とするキャ
    ッシュメモリコントロール回路。
  2. 【請求項２】　　前記表示する回路がＬＥＤであること
    を特徴とする請求項１記載のキャッシュメモリコントロ
    ール回路。
JP3144364A 1991-06-17 1991-06-17 キャッシュメモリコントロール回路 Pending JPH04367954A (ja)

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JP3144364A JPH04367954A (ja) 1991-06-17 1991-06-17 キャッシュメモリコントロール回路

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JP3144364A JPH04367954A (ja) 1991-06-17 1991-06-17 キャッシュメモリコントロール回路

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JPH04367954A true JPH04367954A (ja) 1992-12-21

Family

ID=15360393

Family Applications (1)

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JP3144364A Pending JPH04367954A (ja) 1991-06-17 1991-06-17 キャッシュメモリコントロール回路

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JP (1) JPH04367954A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7039766B1 (en) * 2000-10-12 2006-05-02 International Business Machines Corporation Prescheduling sequential data prefetches in a preexisting LRU cache

Cited By (1)

* Cited by examiner, † Cited by third party
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