JP2871787B2 - 積算カウンタ - Google Patents
積算カウンタInfo
- Publication number
- JP2871787B2 JP2871787B2 JP2032849A JP3284990A JP2871787B2 JP 2871787 B2 JP2871787 B2 JP 2871787B2 JP 2032849 A JP2032849 A JP 2032849A JP 3284990 A JP3284990 A JP 3284990A JP 2871787 B2 JP2871787 B2 JP 2871787B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- input
- output
- mmv
- integration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は積算カウンタに関し、特に積算結果を可視表
示する機能を備えた積算カウンタに関する。
示する機能を備えた積算カウンタに関する。
従来、この種の積算カウンタはパルス入力がある度に
可視表示を書き換えていた。
可視表示を書き換えていた。
〔発明が解決しようとする課題〕 上述した従来の積算カウンタは、パルス入力がある度
に表示を書き換えているが、パルス入力周波数が高くな
ったとき、毎回書き換えても目で認識できる以前に既に
次の表示となってしまう為、毎回の書き換えは不必要な
処理となっていた。しかも、表示書き換えに一定の時間
が必要である為に入力周波数が制限されるといった欠点
がある。
に表示を書き換えているが、パルス入力周波数が高くな
ったとき、毎回書き換えても目で認識できる以前に既に
次の表示となってしまう為、毎回の書き換えは不必要な
処理となっていた。しかも、表示書き換えに一定の時間
が必要である為に入力周波数が制限されるといった欠点
がある。
［課題を解決するために手段］ 本発明は、外部からの入力パルスを受けてパルス数を
積算し積算結果の可視表示を行う積算カウンタであっ
て、あらかじめ定められた周期でリセットパルスを出力
するリセットパルス出力部と、入力パルスを受けてあら
かじめ定められた一定幅のパルスを出力し、パルスのハ
イレベル状態で次の入力パルスを受けるとその時点から
更に上記一定幅のパルスを出力し、リセットパルスを受
けるとハイレベル状態を強制的にロウレベル状態にする
リトリガラブルモノステーブルマルチバイブレータ（以
下「MMV」という。）と、入力パルスが割込入力端子に
入力され、上記MMVからの出力が入力ポートに入力さ
れ、入力パルスを受けると割込がかかり積算を行う制御
回路とを備えている。そして、制御回路は、上記MMVか
らの出力がハイレベルにあれば可視表示を書き換えず、
MMVからの出力がロウレベルにあれば可視表示を書き換
えることを特徴としている。
積算し積算結果の可視表示を行う積算カウンタであっ
て、あらかじめ定められた周期でリセットパルスを出力
するリセットパルス出力部と、入力パルスを受けてあら
かじめ定められた一定幅のパルスを出力し、パルスのハ
イレベル状態で次の入力パルスを受けるとその時点から
更に上記一定幅のパルスを出力し、リセットパルスを受
けるとハイレベル状態を強制的にロウレベル状態にする
リトリガラブルモノステーブルマルチバイブレータ（以
下「MMV」という。）と、入力パルスが割込入力端子に
入力され、上記MMVからの出力が入力ポートに入力さ
れ、入力パルスを受けると割込がかかり積算を行う制御
回路とを備えている。そして、制御回路は、上記MMVか
らの出力がハイレベルにあれば可視表示を書き換えず、
MMVからの出力がロウレベルにあれば可視表示を書き換
えることを特徴としている。
［実施例］ 次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成図である。また、第
２図は第１図の各所の波形の一例である。パルス入力Ｓ
は遅延回路１の出力と共に排他的論理和回路（Ｅ−OR）
２に入力される。Ｅ−OR2は第２図のＣに示す如く入力
パルスＳの立上り立下りでパルスを出力し、制御回路
（CPU）４の割込入力端子（INT）に入力されると共にリ
トリガラブルモノステーブルマルチバイブレータ（MM
V）６に入力される。MMV6はＥ−OR2の出力の立下りでト
リガがかかり、第２図ｄの如く一定の幅のパルスを出力
し、CPU4の入力ポート（IP）に入力される。MMV6はリト
リガが可能な為一定幅パルス出力中に更にトリガがかか
るとその時点から更に一定幅のパルスを出力するという
動作を行なう。一方、クロック発生回路３の出力はCPU4
と共に分周回路７に入力される。分周回路７の出力は遅
延回路８の出力と共にＥ−OR9に入力され、Ｅ−OR9は第
２図ｇの如く分周回路７の立上り立下りでパルスを出力
し、MMV6のリセット入力に入力されてMMV6にリセットを
かける。また、CPU4はＥ−OR2の出力Ｃの立上りで割込
みがかかり積算を行うが、可視表示を書き換えるか否か
は入力ポート（IP）の状態を見てから決定する様になっ
ている。つまり、Ｅ−OR2が立上がった時（CPU4に割込
みがかかった時）の入力ポート（IP）の状態がハイレベ
ルであれば表示は書き換えず、ロウレベルであれば表示
を書き換えるという動作を行なう。
２図は第１図の各所の波形の一例である。パルス入力Ｓ
は遅延回路１の出力と共に排他的論理和回路（Ｅ−OR）
２に入力される。Ｅ−OR2は第２図のＣに示す如く入力
パルスＳの立上り立下りでパルスを出力し、制御回路
（CPU）４の割込入力端子（INT）に入力されると共にリ
トリガラブルモノステーブルマルチバイブレータ（MM
V）６に入力される。MMV6はＥ−OR2の出力の立下りでト
リガがかかり、第２図ｄの如く一定の幅のパルスを出力
し、CPU4の入力ポート（IP）に入力される。MMV6はリト
リガが可能な為一定幅パルス出力中に更にトリガがかか
るとその時点から更に一定幅のパルスを出力するという
動作を行なう。一方、クロック発生回路３の出力はCPU4
と共に分周回路７に入力される。分周回路７の出力は遅
延回路８の出力と共にＥ−OR9に入力され、Ｅ−OR9は第
２図ｇの如く分周回路７の立上り立下りでパルスを出力
し、MMV6のリセット入力に入力されてMMV6にリセットを
かける。また、CPU4はＥ−OR2の出力Ｃの立上りで割込
みがかかり積算を行うが、可視表示を書き換えるか否か
は入力ポート（IP）の状態を見てから決定する様になっ
ている。つまり、Ｅ−OR2が立上がった時（CPU4に割込
みがかかった時）の入力ポート（IP）の状態がハイレベ
ルであれば表示は書き換えず、ロウレベルであれば表示
を書き換えるという動作を行なう。
続いて、入力パルスＳの周波数が低いときの動作をま
ず説明すると、Ｅ−OR2の出力の立上り時（例えば、第
２図Ｃの，，，）はMMV6の出力ｄはロウレベル
であるため、CPU4は積算と共に可視表示を書き換える。
次に、入力周波数が高いときの動作を説明すると、Ｅ−
OR2の出力の立下り後MMV6は一定幅のパルスを出すが、
出力ｄがロウレベルに落ちる前に再びＥ−OR2の出力に
立下りがあれば再びトリガがかかって更にその時点から
一定幅のパレスを継続するという動作を行なう為、第２
図Ｃの番目〜番目のパルス入力時は、積算は行なう
が表示部５への可視表示は書き換えないという動作を行
なう。また、番目のパルスと番目のパルスの間でＥ
−OR9の出力ｇによりMMV6にリセットがかかる為、番
目のパルス入力時には積算と同時に表示の書き換えを行
なう。
ず説明すると、Ｅ−OR2の出力の立上り時（例えば、第
２図Ｃの，，，）はMMV6の出力ｄはロウレベル
であるため、CPU4は積算と共に可視表示を書き換える。
次に、入力周波数が高いときの動作を説明すると、Ｅ−
OR2の出力の立下り後MMV6は一定幅のパルスを出すが、
出力ｄがロウレベルに落ちる前に再びＥ−OR2の出力に
立下りがあれば再びトリガがかかって更にその時点から
一定幅のパレスを継続するという動作を行なう為、第２
図Ｃの番目〜番目のパルス入力時は、積算は行なう
が表示部５への可視表示は書き換えないという動作を行
なう。また、番目のパルスと番目のパルスの間でＥ
−OR9の出力ｇによりMMV6にリセットがかかる為、番
目のパルス入力時には積算と同時に表示の書き換えを行
なう。
以上述べた様な動作を行なうことにより、連続して高
い周波数の入力パルスがあってもMMV6へのリセットパル
ス（ｇ）の後のCPU4への割込み時のみ、可視表示の書き
換えが行なわれることになる。具体的な数値により更に
説明すると、例えばＥ−OR2の出力が100Hzであり、MMV6
へのリセットが10Hzとすれば、CPU4は10回積算を行なう
度に表示の書き換えを１回行なうことになり、10回のう
ち９回は表示を書き換えなくて済むことになる。
い周波数の入力パルスがあってもMMV6へのリセットパル
ス（ｇ）の後のCPU4への割込み時のみ、可視表示の書き
換えが行なわれることになる。具体的な数値により更に
説明すると、例えばＥ−OR2の出力が100Hzであり、MMV6
へのリセットが10Hzとすれば、CPU4は10回積算を行なう
度に表示の書き換えを１回行なうことになり、10回のう
ち９回は表示を書き換えなくて済むことになる。
以上説明したように本発明によれば、表示書き換え速
度を制限する制御手段を有しているので、高い入力周波
数でもパルス入力毎に表示を書き換える必要がなくな
り、処理が少なくなって低消費電力化を図れるととも
に、従来より更に高い入力周波数のパルス迄も入力する
ことが可能となる。
度を制限する制御手段を有しているので、高い入力周波
数でもパルス入力毎に表示を書き換える必要がなくな
り、処理が少なくなって低消費電力化を図れるととも
に、従来より更に高い入力周波数のパルス迄も入力する
ことが可能となる。
第１図は本発明の一実施例を示す構成図、第２図は第１
図中の各部の信号を示す図である。 1,8……遅延回路、2,9……排他的論理和回路、３……ク
ロック発生回路、４……制御回路、５……表示部、６…
…リトラガラブルモノステーブルマルチバイブレータ、
７……分周回路。
図中の各部の信号を示す図である。 1,8……遅延回路、2,9……排他的論理和回路、３……ク
ロック発生回路、４……制御回路、５……表示部、６…
…リトラガラブルモノステーブルマルチバイブレータ、
７……分周回路。
Claims (1)
- 【請求項１】外部からの入力パルスを受けてパルス数を
積算し積算結果の可視表示を行う積算カウンタであっ
て、 あらかじめ定められた周期でリセットパルスを出力する
リセットパルス出力手段と、 前記入力パルスを受けてあらかじめ定められた一定幅の
パルスを出力し、前記パルスのハイレベル状態で次の入
力パルスを受けるとその時点から更に前記一定幅のパル
スを出力し、前記リセットパルスを受けると前記ハイレ
ベル状態を強制的にロウレベル状態にするリトリガラブ
ルモノステーブルマルチバイブレータ（以下「MMV」と
いう。）と、 前記入力パルスが割込入力端子に入力され、前記MMVか
らの出力が入力ポートに入力され、前記入力パルスを受
けると割込がかかり積算を行う制御回路とを備え、 前記制御回路は、 前記MMVからの出力がハイレベルにあれば前記可視表示
を書き換えず、 前記MMVからの出力がロウレベルにあれば前記可視表示
を書き換える ことを特徴とする積算カウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032849A JP2871787B2 (ja) | 1990-02-13 | 1990-02-13 | 積算カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032849A JP2871787B2 (ja) | 1990-02-13 | 1990-02-13 | 積算カウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03235519A JPH03235519A (ja) | 1991-10-21 |
| JP2871787B2 true JP2871787B2 (ja) | 1999-03-17 |
Family
ID=12370284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2032849A Expired - Lifetime JP2871787B2 (ja) | 1990-02-13 | 1990-02-13 | 積算カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871787B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1415342A (en) * | 1971-11-10 | 1975-11-26 | Philips Electronic Associated | Speed measurement and indication apparatus |
-
1990
- 1990-02-13 JP JP2032849A patent/JP2871787B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03235519A (ja) | 1991-10-21 |
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