JPH04361309A - 受信クロック異常検出回路 - Google Patents
受信クロック異常検出回路Info
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- JPH04361309A JPH04361309A JP13736291A JP13736291A JPH04361309A JP H04361309 A JPH04361309 A JP H04361309A JP 13736291 A JP13736291 A JP 13736291A JP 13736291 A JP13736291 A JP 13736291A JP H04361309 A JPH04361309 A JP H04361309A
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- Japan
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- clock
- circuit
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Links
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- 230000010355 oscillation Effects 0.000 claims abstract description 23
- 238000001514 detection method Methods 0.000 claims description 18
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- 238000000605 extraction Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 2
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、クロック抽出回路から
抽出された受信クロックの異常を検出する受信クロック
異常検出回路に関する。
抽出された受信クロックの異常を検出する受信クロック
異常検出回路に関する。
【０００２】
【従来の技術】従来、この種の受信クロック異常検出回
路は、クロック抽出回路内でクロック成分のアナログ出
力振幅の最大値を検出し、その検出最大値をあらかじめ
定められた基準値と比較し、この大小関係により異常を
検出していた。
路は、クロック抽出回路内でクロック成分のアナログ出
力振幅の最大値を検出し、その検出最大値をあらかじめ
定められた基準値と比較し、この大小関係により異常を
検出していた。
【０００３】
【発明が解決しようとする課題】上述した従来の受信ク
ロック異常検出回路は、クロック成分のアナログ出力振
幅を取出しているため、入力周波数規格に対し、通常よ
り広い範囲で通過帯域を設計するクリスタルフィルタ，
ＳＡＷフィルタ等のクロック抽出デバイスを用いたクロ
ック抽出回路では、安全断時あるいは通過帯域を十分に
越えたパルス率の入力に対しては、異常を検出できるが
、入力周波数規格からははずれているが、前記クロック
抽出デバイスの通過帯域内にある信号が入力した場合は
異常を検出できず、この伝送路の誤り率が増加すること
になるうえ、端末間通信でのユーザでしか検出できない
異常状態が発生するという問題点があった。
ロック異常検出回路は、クロック成分のアナログ出力振
幅を取出しているため、入力周波数規格に対し、通常よ
り広い範囲で通過帯域を設計するクリスタルフィルタ，
ＳＡＷフィルタ等のクロック抽出デバイスを用いたクロ
ック抽出回路では、安全断時あるいは通過帯域を十分に
越えたパルス率の入力に対しては、異常を検出できるが
、入力周波数規格からははずれているが、前記クロック
抽出デバイスの通過帯域内にある信号が入力した場合は
異常を検出できず、この伝送路の誤り率が増加すること
になるうえ、端末間通信でのユーザでしか検出できない
異常状態が発生するという問題点があった。
【０００４】本発明の目的は、フェーズロック発振器（
ＰＬＯ）の位相ロックはずれ時のＴ形フリップフロップ
回路の反転シーケンスの乱れを論理変化として検出し警
報出力することにより、上記問題点を解決する受信クロ
ック異常検出回路を提供することにある。
ＰＬＯ）の位相ロックはずれ時のＴ形フリップフロップ
回路の反転シーケンスの乱れを論理変化として検出し警
報出力することにより、上記問題点を解決する受信クロ
ック異常検出回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明による受信クロッ
ク異常検出手段の基本構成の一つは、受信データから抽
出した抽出クロックを入力し、規格範囲内で前記抽出ク
ロックの位相に対しロック状態を保持して発振する発振
クロックを出力するフェーズロック発振器と、前記抽出
クロックを入力して２分の１周期の分周パルスを出力す
る抽出クロック周期分周回路と、前記発振クロックに対
してこの抽出クロック周期分周回路の出力に位相ずれが
生じるとき論理変化を発生させて警報出力する警報検出
回路とを有する。また、この基本構成の具体的一手段は
、受信データから抽出した抽出クロックを入力し、規格
範囲内で前記抽出クロックの位相に対しロック状態を保
持して発振する発振クロックを出力するフェーズロック
発振器と、前記抽出クロックを入力して２分の１周期に
分周した分周パルスを出力する第１のＴ形フリップフロ
ップ回路と、前記発振クロックを入力して２分の１周期
に分周した分周パルスを出力する第２のＴ形フリップフ
ロップ回路と、前記第１のＴ形フリップフロップ回路の
出力パルス列をデータとし、また前記発振クロックをク
ロック信号として入力するＤ形フリップフロップ回路と
、このＤ形フリップフロップ回路の出力および前記第２
のＴ形フリップフロップ回路の出力を入力し、出力する
変化点を異常検出の出力とする排他的論理和（ＸＯＲ）
回路とを有する。
ク異常検出手段の基本構成の一つは、受信データから抽
出した抽出クロックを入力し、規格範囲内で前記抽出ク
ロックの位相に対しロック状態を保持して発振する発振
クロックを出力するフェーズロック発振器と、前記抽出
クロックを入力して２分の１周期の分周パルスを出力す
る抽出クロック周期分周回路と、前記発振クロックに対
してこの抽出クロック周期分周回路の出力に位相ずれが
生じるとき論理変化を発生させて警報出力する警報検出
回路とを有する。また、この基本構成の具体的一手段は
、受信データから抽出した抽出クロックを入力し、規格
範囲内で前記抽出クロックの位相に対しロック状態を保
持して発振する発振クロックを出力するフェーズロック
発振器と、前記抽出クロックを入力して２分の１周期に
分周した分周パルスを出力する第１のＴ形フリップフロ
ップ回路と、前記発振クロックを入力して２分の１周期
に分周した分周パルスを出力する第２のＴ形フリップフ
ロップ回路と、前記第１のＴ形フリップフロップ回路の
出力パルス列をデータとし、また前記発振クロックをク
ロック信号として入力するＤ形フリップフロップ回路と
、このＤ形フリップフロップ回路の出力および前記第２
のＴ形フリップフロップ回路の出力を入力し、出力する
変化点を異常検出の出力とする排他的論理和（ＸＯＲ）
回路とを有する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示す機能ブロック図であ
る。
る。図１は本発明の一実施例を示す機能ブロック図であ
る。
【０００７】図示するように、受信クロック異常検出回
路は、クロック抽出回路１０の出力の抽出クロックおよ
び自己出力の発振クロックを帰還入力して発振クロック
を出力するフェーズロック発振器２０と、クロック抽出
回路１０の出力の抽出クロックを入力して２分の１周期
に分周した分周パルスを出力するＴ形フリップフロップ
（ＴＦＦ）回路３０とを、まず入口に有する。
路は、クロック抽出回路１０の出力の抽出クロックおよ
び自己出力の発振クロックを帰還入力して発振クロック
を出力するフェーズロック発振器２０と、クロック抽出
回路１０の出力の抽出クロックを入力して２分の１周期
に分周した分周パルスを出力するＴ形フリップフロップ
（ＴＦＦ）回路３０とを、まず入口に有する。
【０００８】次に、警報検出回路としてフェーズロック
（ＰＬ）発振器２０の出力の発振クロックを入力して２
分の１周期に分周した分周パルスを出力するＴＦＦ回路
５０と、ＴＦＦ回路３０の出力をデータ（Ｄ）端子へ、
またＰＬ発振器２０の出力の発振クロックをクロック（
Ｃ）端子へそれぞれ入力してパルス処理するＤ形フリッ
プフロップ（ＤＦＦ）回路４０と、このＤＦＦ回路４０
および前述のＴＦＦ回路５０を入力してパルス処理する
排他的論理和（ＸＯＲ）回路６０とを有する。
（ＰＬ）発振器２０の出力の発振クロックを入力して２
分の１周期に分周した分周パルスを出力するＴＦＦ回路
５０と、ＴＦＦ回路３０の出力をデータ（Ｄ）端子へ、
またＰＬ発振器２０の出力の発振クロックをクロック（
Ｃ）端子へそれぞれ入力してパルス処理するＤ形フリッ
プフロップ（ＤＦＦ）回路４０と、このＤＦＦ回路４０
および前述のＴＦＦ回路５０を入力してパルス処理する
排他的論理和（ＸＯＲ）回路６０とを有する。
【０００９】ＸＯＲ回路６０はクロックパルスの流れに
乱れを生じたときの変化点を出力する。
乱れを生じたときの変化点を出力する。
【００１０】論理反転検出回路７０はＸＯＲ回路６０の
出力および発振クロックを入力し、ＸＯＲ回路６０出力
の変化点を検出して警報を出力する。
出力および発振クロックを入力し、ＸＯＲ回路６０出力
の変化点を検出して警報を出力する。
【００１１】次に、図２を参照して各出力の波形につい
て説明する。図２は図１で抽出クロックが安定している
場合の、各回路の出力の一例を示すタイムチャートであ
る。
て説明する。図２は図１で抽出クロックが安定している
場合の、各回路の出力の一例を示すタイムチャートであ
る。
【００１２】クロック抽出回路１０の出力は、受信デー
タから抽出したクロック成分で、規定範囲内の周波数ｆ
０±△ｆ１の抽出クロックである。
タから抽出したクロック成分で、規定範囲内の周波数ｆ
０±△ｆ１の抽出クロックである。
【００１３】フェーズロック発振器２０は通常１チップ
ＩＣ（集積回路）による安価なＩＣで、この出力は外付
け抵抗器およびコンデンサの設定値で、抽出クロックの
周波数ｆ０±△ｆ１に対して周波数ｆ０±△ｆ２（｜△
ｆ２｜＜｜△ｆ１｜）の範囲でロック状態となる。この
出力は抽出クロックに対して周波数ｆ０±△ｆ２で位相
差π±θ（−π＜θ＜π）のはぼ反転したクロックパル
スである。
ＩＣ（集積回路）による安価なＩＣで、この出力は外付
け抵抗器およびコンデンサの設定値で、抽出クロックの
周波数ｆ０±△ｆ１に対して周波数ｆ０±△ｆ２（｜△
ｆ２｜＜｜△ｆ１｜）の範囲でロック状態となる。この
出力は抽出クロックに対して周波数ｆ０±△ｆ２で位相
差π±θ（−π＜θ＜π）のはぼ反転したクロックパル
スである。
【００１４】ＴＦＦ回路３０の出力は、抽出クロックを
２分の１周期に分周した分周パルスであり、ＴＦＦ回路
５０の出力は発振クロックを２分の１周期に分周した分
周パルスである。
２分の１周期に分周した分周パルスであり、ＴＦＦ回路
５０の出力は発振クロックを２分の１周期に分周した分
周パルスである。
【００１５】ＤＦＦ回路４０の出力は、ＴＦＦ回路３０
の出力をデータ（Ｄ）端子へ、またＰＬ発振器２０の出
力である発振クロックをクロック（Ｃ）端子へそれぞれ
入力した出力であり、正常な抽出クロックに対しては、
ＴＦＦ回路３０の出力と抽出クロックのパルス幅分だけ
遅れた位相を有する。すなわち、ＤＦＦ回路４０の出力
とＴＦＦ回路５０の出力とは反転した波形となる。
の出力をデータ（Ｄ）端子へ、またＰＬ発振器２０の出
力である発振クロックをクロック（Ｃ）端子へそれぞれ
入力した出力であり、正常な抽出クロックに対しては、
ＴＦＦ回路３０の出力と抽出クロックのパルス幅分だけ
遅れた位相を有する。すなわち、ＤＦＦ回路４０の出力
とＴＦＦ回路５０の出力とは反転した波形となる。
【００１６】ＸＯＲ回路６０の出力は、ＤＦＦ回路４０
の出力と、正常時でこれとは反転したＴＦＦ回路５０の
出力とが入力するので、常に二進符号１、すなわちレベ
ルＨが継続する。
の出力と、正常時でこれとは反転したＴＦＦ回路５０の
出力とが入力するので、常に二進符号１、すなわちレベ
ルＨが継続する。
【００１７】図２に示す例では、ＤＦＦ回路４０とＴＦ
Ｆ回路５０との出力が相互に反転しているのでレベルＨ
が出力するように図示しているが、同位相の場合にはレ
ベルＬが継続して出力する。
Ｆ回路５０との出力が相互に反転しているのでレベルＨ
が出力するように図示しているが、同位相の場合にはレ
ベルＬが継続して出力する。
【００１８】次に、図３に図１および図２を併せ参照し
て説明する。図３は図１で抽出クロックの周波数ｆ０が
周波数△ｆ２以上変化する場合の一例を示すタイムチャ
ートである。
て説明する。図３は図１で抽出クロックの周波数ｆ０が
周波数△ｆ２以上変化する場合の一例を示すタイムチャ
ートである。
【００１９】ＰＬ回路２０は、入力する抽出クロックが
規定範囲の周波数（−△ｆ２）を割ったとき、位相ロッ
クが解除されて自走する発振クロックが出力する。
規定範囲の周波数（−△ｆ２）を割ったとき、位相ロッ
クが解除されて自走する発振クロックが出力する。
【００２０】従って、発振クロックの連続する二つのパ
ルスの立ち上り時点でＴＦＦ回路３０の変化が不発で、
図３の例示ではＤＦＦ回路４０の出力がレベルＨを二つ
連続して発生する。
ルスの立ち上り時点でＴＦＦ回路３０の変化が不発で、
図３の例示ではＤＦＦ回路４０の出力がレベルＨを二つ
連続して発生する。
【００２１】しかし、ＴＦＦ回路５０の出力は発振クロ
ックの入力により反転するので、ＸＯＲ回路６０の出力
は連続する二つ目の発振クロックパルスの立ち上りでレ
ベルＨからレベルＬに論理変化を生じる。勿論、状態に
よっては連続するレベルＬからレベルＨに論理変化を生
じる。
ックの入力により反転するので、ＸＯＲ回路６０の出力
は連続する二つ目の発振クロックパルスの立ち上りでレ
ベルＨからレベルＬに論理変化を生じる。勿論、状態に
よっては連続するレベルＬからレベルＨに論理変化を生
じる。
【００２２】論理反転検出回路７０は、論理変化すなわ
ちレベル変化をＸＯＲ回路６０から受信したとき、これ
を検出し、例えば発振クロックの二周期を計数して、こ
の間、警報を出力する。
ちレベル変化をＸＯＲ回路６０から受信したとき、これ
を検出し、例えば発振クロックの二周期を計数して、こ
の間、警報を出力する。
【００２３】この警報の出力は、警報装置（図示されず
）で、警報受信中だけ可聴信号を発生し、この時間以後
は警報を記憶して可視信号の発生を継続するなどの処置
ができる。
）で、警報受信中だけ可聴信号を発生し、この時間以後
は警報を記憶して可視信号の発生を継続するなどの処置
ができる。
【００２４】
【発明の効果】以上説明したように本発明は、異常検出
手段として、フェーズロック発振器の位相ロック特性を
応用し、位相ロックはずれ時のＴ形フリップフロップの
反転シーケンスの乱れを論理変化として検出することに
より、入力断時以外の規格周波数はずれ異常について検
出できる効果がある。
手段として、フェーズロック発振器の位相ロック特性を
応用し、位相ロックはずれ時のＴ形フリップフロップの
反転シーケンスの乱れを論理変化として検出することに
より、入力断時以外の規格周波数はずれ異常について検
出できる効果がある。
【図１】本発明の受信クロック異常検出回路の一実施例
を示す機能ブロック図である。
を示す機能ブロック図である。
【図２】図１で抽出クロックが安定した正常時の各回路
出力の一例を示すタイムチャートである。
出力の一例を示すタイムチャートである。
【図３】図１で抽出クロックが規定範囲を超えたときの
各回路出力の一例を示すタイムチャートである。
各回路出力の一例を示すタイムチャートである。
１０ クロック抽出回路
２０ フェーズロック（ＰＬ）発振器３０，５０
Ｔ形フリップフロップ（ＴＦＦ）回路４０
Ｄ形フリップフロップ（ＤＦＦ）回路６０
排他的論理和（ＸＯＲ）回路７０ 論理反転検出
回路
Ｔ形フリップフロップ（ＴＦＦ）回路４０
Ｄ形フリップフロップ（ＤＦＦ）回路６０
排他的論理和（ＸＯＲ）回路７０ 論理反転検出
回路
Claims (2)
- 【請求項１】 受信データから抽出した抽出クロック
を入力し、規格範囲内で前記抽出クロックの位相に対し
ロック状態を保持して発振する発振クロックを出力する
フェーズロック発振器と、前記抽出クロックを入力して
２分の１周期の分周パルスを出力する抽出クロック周期
分周回路と、前記発振クロックに対してこの抽出クロッ
ク周期分周回路の出力に位相ずれが生じるとき論理変化
を発生させて警報出力する警報検出回路とを有すること
を特徴とする受信クロック異常検出回路。 - 【請求項２】 受信データから抽出した抽出クロック
を入力し、規格範囲内で前記抽出クロックの位相に対し
ロック状態を保持して発振する発振クロックを出力する
フェーズロック発振器と、前記抽出クロックを入力して
２分の１周期に分周した分周パルスを出力する第１のＴ
形フリップフロップ回路と、前記発振クロックを入力し
て２分の１周期に分周した分周パルスを出力する第２の
Ｔ形フリップフロップ回路と、前記第１のＴ形フリップ
フロップ回路の出力パルス列をデータとし、また前記発
振クロックをクロック信号として入力するＤ形フリップ
フロップ回路と、このＤ形フリップフロップ回路の出力
および前記第２のＴ形フリップフロップ回路の出力を入
力し、出力する変化点を異常検出の出力とする排他的論
理和（ＸＯＲ）回路とを有することを特徴とする受信ク
ロック異常検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13736291A JPH04361309A (ja) | 1991-06-10 | 1991-06-10 | 受信クロック異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13736291A JPH04361309A (ja) | 1991-06-10 | 1991-06-10 | 受信クロック異常検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04361309A true JPH04361309A (ja) | 1992-12-14 |
Family
ID=15196899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13736291A Pending JPH04361309A (ja) | 1991-06-10 | 1991-06-10 | 受信クロック異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04361309A (ja) |
-
1991
- 1991-06-10 JP JP13736291A patent/JPH04361309A/ja active Pending
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