JPH04347726A - 最大値又は最小値検出回路基板 - Google Patents
最大値又は最小値検出回路基板Info
- Publication number
- JPH04347726A JPH04347726A JP12035991A JP12035991A JPH04347726A JP H04347726 A JPH04347726 A JP H04347726A JP 12035991 A JP12035991 A JP 12035991A JP 12035991 A JP12035991 A JP 12035991A JP H04347726 A JPH04347726 A JP H04347726A
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- JP
- Japan
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- minimum value
- maximum value
- detection circuit
- input terminal
- serial data
- Prior art date
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- 238000001514 detection method Methods 0.000 title claims abstract description 36
- 239000000758 substrate Substances 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、複数のシリアルデータ
の最大値又は最小値を検出する回路基板に関する。
の最大値又は最小値を検出する回路基板に関する。
【０００２】
【従来の技術】一般に、複数のシリアルデータの最大値
又は最小値を求めるには、実際にデータを加減算したり
、比較したりする手法が用いられている。例えば、２進
データを”ａ１ ，ａ２ ，ａ３ ，ａ４ ，・・・，
ａｎ （ｎ≧２，整数）”として、図４に示すフローチ
ャートにより最小値ｘが求められる。
又は最小値を求めるには、実際にデータを加減算したり
、比較したりする手法が用いられている。例えば、２進
データを”ａ１ ，ａ２ ，ａ３ ，ａ４ ，・・・，
ａｎ （ｎ≧２，整数）”として、図４に示すフローチ
ャートにより最小値ｘが求められる。
【０００３】この図４に示すフローチャートにおいて、
ステップ１で初期設定されたｉをステップ２でインクリ
メントし、ステップ３では、データａｉ からそれまで
の最小値ｘを減算した値が負であるか０よりも大きいか
を判定する。上記ステップ３における判定結果が「０よ
りも大」であればステップ５に移ってｎ−ｉが０である
か否かの判定処理を行い、また、上記ステップ３におけ
る判定結果が「負」であればステップ４に移って最小値
ｘを上記データａｉ としてから、上記ステップ５の判
定処理を行う。そして、上記ステップ５における判定結
果が「ＮＯ」すなわち上記ｎ−ｉが０でない場合には、
上記ステップ２に戻ってｉをインクリメントして、次の
データデータａｉ について、それまでの最小値ｘとの
大小判別を行う処理を上記ステップ５における判定結果
が「ＹＥＳ」すなわち上記ｎ−ｉが０になるまで繰り返
す。
ステップ１で初期設定されたｉをステップ２でインクリ
メントし、ステップ３では、データａｉ からそれまで
の最小値ｘを減算した値が負であるか０よりも大きいか
を判定する。上記ステップ３における判定結果が「０よ
りも大」であればステップ５に移ってｎ−ｉが０である
か否かの判定処理を行い、また、上記ステップ３におけ
る判定結果が「負」であればステップ４に移って最小値
ｘを上記データａｉ としてから、上記ステップ５の判
定処理を行う。そして、上記ステップ５における判定結
果が「ＮＯ」すなわち上記ｎ−ｉが０でない場合には、
上記ステップ２に戻ってｉをインクリメントして、次の
データデータａｉ について、それまでの最小値ｘとの
大小判別を行う処理を上記ステップ５における判定結果
が「ＹＥＳ」すなわち上記ｎ−ｉが０になるまで繰り返
す。
【０００４】従来、上記図１のフローチャートに従った
最小値検出を実行するためのハードウエアとしては、上
記フローチャートに従ってプログラムされたコンピュー
タ回路、比較部にパラレルコンパレータを用いたパレレ
ルデータに対するハードウエアロジック、比較部にシリ
アルコンパレータを用いたシリアルデータに対するハー
ドウエアロジックなどが知られている。
最小値検出を実行するためのハードウエアとしては、上
記フローチャートに従ってプログラムされたコンピュー
タ回路、比較部にパラレルコンパレータを用いたパレレ
ルデータに対するハードウエアロジック、比較部にシリ
アルコンパレータを用いたシリアルデータに対するハー
ドウエアロジックなどが知られている。
【０００５】
【発明が解決しようとする課題】ところで、上記図４の
フローチャートに従った最小値検出を実行するためのハ
ードウエアとして、上記フローチャートに従ってプログ
ラムされたコンピュータ回路、又は、比較部にシリアル
コンパレータを用いたシリアルデータに対するハードウ
エアロジックを用いると、演算速度が極めて遅くなると
いう問題点があり、また、比較部にパラレルコンパレー
タを用いたパレレルデータに対するハードウエアロジッ
クを用いた場合には、ハードウエア規模が大きくなって
しまい、コストが高くなるという問題点があった。
フローチャートに従った最小値検出を実行するためのハ
ードウエアとして、上記フローチャートに従ってプログ
ラムされたコンピュータ回路、又は、比較部にシリアル
コンパレータを用いたシリアルデータに対するハードウ
エアロジックを用いると、演算速度が極めて遅くなると
いう問題点があり、また、比較部にパラレルコンパレー
タを用いたパレレルデータに対するハードウエアロジッ
クを用いた場合には、ハードウエア規模が大きくなって
しまい、コストが高くなるという問題点があった。
【０００６】そこで、本発明は、上述の如き従来の問題
点に鑑み、簡単な回路構成により最大値又は最小値を迅
速に検出することができるようにした最大値又は最小値
検出回路基板の提供を目的とする。
点に鑑み、簡単な回路構成により最大値又は最小値を迅
速に検出することができるようにした最大値又は最小値
検出回路基板の提供を目的とする。
【０００７】
【課題を解決するための手段】本発明に係る最大値又は
最小値検出回路基板は、上述の目的を達成するために、
ＭＳＢファーストのシリアルデータが供給される入力端
子と、この入力端子に接続された論理回路と、この論理
回路に接続された出力端子とが設けられた基板からなり
、上記基板上の論理回路は、上記基板の複数枚を上記出
力端子を介して互いにワイヤード接続した際に、上記複
数の基板に設けられた入力端子のそれぞれに供給された
シリアルデータの最大値又は最小値が得られるように構
成され、上記各出力端子にその最大値又は最小値が出力
されることを特徴とするものである。
最小値検出回路基板は、上述の目的を達成するために、
ＭＳＢファーストのシリアルデータが供給される入力端
子と、この入力端子に接続された論理回路と、この論理
回路に接続された出力端子とが設けられた基板からなり
、上記基板上の論理回路は、上記基板の複数枚を上記出
力端子を介して互いにワイヤード接続した際に、上記複
数の基板に設けられた入力端子のそれぞれに供給された
シリアルデータの最大値又は最小値が得られるように構
成され、上記各出力端子にその最大値又は最小値が出力
されることを特徴とするものである。
【０００８】
【作用】本発明に係る最大値又は最小値検出回路基板に
おいて、ＭＳＢファーストのシリアルデータが供給され
る入力端子に接続された論理回路は、出力端子を介して
複数枚の回路基板を互いにワイヤード接続した際に、上
記複数の基板に設けられた入力端子のそれぞれに供給さ
れたシリアルデータの最大値又は最小値を上記出力端子
に出力する。
おいて、ＭＳＢファーストのシリアルデータが供給され
る入力端子に接続された論理回路は、出力端子を介して
複数枚の回路基板を互いにワイヤード接続した際に、上
記複数の基板に設けられた入力端子のそれぞれに供給さ
れたシリアルデータの最大値又は最小値を上記出力端子
に出力する。
【０００９】
【実施例】以下、本発明に係る最大値又は最小値検出回
路基板の一実施例について、図面に従い詳細に説明する
。
路基板の一実施例について、図面に従い詳細に説明する
。
【００１０】本発明に係る最大値又は最小値検出回路基
板は、図２に示すように複数（ｎ）枚の回路基板１０Ａ
，１０Ｂ，１０Ｃ・・・が各出力端子１３Ａ，１３Ｂ，
１３Ｃ・・・を介して互いにワイヤード接続され、各回
路基板１０Ａ，１０Ｂ，１０Ｃ・・・の入力端子１０Ａ
，１０Ｂ，１０Ｃ・・・にそれぞれ最上位ビット側から
順次供給されるＭＳＢファーストのシリアルデータａ１
，ａ２ ・・・について最大値又は最小値の検出を行
うもので、基板単体が例えば図１に示すように構成され
る。
板は、図２に示すように複数（ｎ）枚の回路基板１０Ａ
，１０Ｂ，１０Ｃ・・・が各出力端子１３Ａ，１３Ｂ，
１３Ｃ・・・を介して互いにワイヤード接続され、各回
路基板１０Ａ，１０Ｂ，１０Ｃ・・・の入力端子１０Ａ
，１０Ｂ，１０Ｃ・・・にそれぞれ最上位ビット側から
順次供給されるＭＳＢファーストのシリアルデータａ１
，ａ２ ・・・について最大値又は最小値の検出を行
うもので、基板単体が例えば図１に示すように構成され
る。
【００１１】すなわち、この検出回路基板は、図１に示
すように、ＭＳＢファーストのシリアルデータａが供給
される入力端子１１と、この入力端子１１に接続された
論理回路１２と、この論理回路１２に接続された出力端
子１３とが設けられた基板１０からなる。
すように、ＭＳＢファーストのシリアルデータａが供給
される入力端子１１と、この入力端子１１に接続された
論理回路１２と、この論理回路１２に接続された出力端
子１３とが設けられた基板１０からなる。
【００１２】上記論理回路１２は、上記ＭＳＢファース
トのシリアルデータａｎ が供給される入力端子１１に
一方の入力端が接続された第１のＥＸ−ＯＲゲート１４
と、この第１のＥＸ−ＯＲゲート１４の出力端に一方の
入力端が接続された第１のＮＯＲゲート１５と、この第
１のＮＯＲゲート１５の出力端に一方の入力端が接続さ
れた第２のＮＯＲゲート１６と、上記第１のＮＯＲゲー
ト１５の出力端に入力端が接続されたオープンドレイン
型のインバータ１７と、このインバータ１７の出力端に
一方の入力端が接続された第２のＥＸ−ＯＲゲート１８
と、上記第２のＮＯＲゲート１６の出力端にＪ入力端が
接続されたＪＫフリップフロップ１９とを備え、このＪ
Ｋフリップフロップ１９の出力端が上記第１のＮＯＲゲ
ート１５の他方の入力端に接続され、また、上記インバ
ータ１７の出力端が上記第２のＮＯＲゲート１６の他方
の入力端に接続されるとともにプルアップ抵抗２０を介
して電源端子２１に接続されてなる。なお、上記ＪＫフ
リップフロップ１９は、そのＫ入力端子が接地されてお
り、また、図３に示すように、そのクロック入力端には
上記ＭＳＢファーストのシリアルデータａｎ のビット
クロックが供給され、さらに、そのクリヤ入力端には上
記シリアルデータａｎ のＭＳＢデータの直前にクリヤ
信号が供給される。
トのシリアルデータａｎ が供給される入力端子１１に
一方の入力端が接続された第１のＥＸ−ＯＲゲート１４
と、この第１のＥＸ−ＯＲゲート１４の出力端に一方の
入力端が接続された第１のＮＯＲゲート１５と、この第
１のＮＯＲゲート１５の出力端に一方の入力端が接続さ
れた第２のＮＯＲゲート１６と、上記第１のＮＯＲゲー
ト１５の出力端に入力端が接続されたオープンドレイン
型のインバータ１７と、このインバータ１７の出力端に
一方の入力端が接続された第２のＥＸ−ＯＲゲート１８
と、上記第２のＮＯＲゲート１６の出力端にＪ入力端が
接続されたＪＫフリップフロップ１９とを備え、このＪ
Ｋフリップフロップ１９の出力端が上記第１のＮＯＲゲ
ート１５の他方の入力端に接続され、また、上記インバ
ータ１７の出力端が上記第２のＮＯＲゲート１６の他方
の入力端に接続されるとともにプルアップ抵抗２０を介
して電源端子２１に接続されてなる。なお、上記ＪＫフ
リップフロップ１９は、そのＫ入力端子が接地されてお
り、また、図３に示すように、そのクロック入力端には
上記ＭＳＢファーストのシリアルデータａｎ のビット
クロックが供給され、さらに、そのクリヤ入力端には上
記シリアルデータａｎ のＭＳＢデータの直前にクリヤ
信号が供給される。
【００１３】そして、この論理回路１２は、上記インバ
ータ１７の出力端が上記出力端子１３に接続されている
。
ータ１７の出力端が上記出力端子１３に接続されている
。
【００１４】このような構成の検出回路基板１０におい
て、上記論理回路１２のインバータ１７は、図２に示す
ように複数枚の検出回路基板１０Ａ，１０Ｂ，１０Ｃ・
・・を各出力端子１３Ａ，１３Ｂ，１３Ｃ・・・を介し
てワイヤード接続した場合に、ワイヤードＮＯＲ回路を
構成する。
て、上記論理回路１２のインバータ１７は、図２に示す
ように複数枚の検出回路基板１０Ａ，１０Ｂ，１０Ｃ・
・・を各出力端子１３Ａ，１３Ｂ，１３Ｃ・・・を介し
てワイヤード接続した場合に、ワイヤードＮＯＲ回路を
構成する。
【００１５】上記検出回路基板１０は、単体での動作で
は入力端子１１に供給されるＭＳＢファーストのシリア
ルデータａｎ をそのまま又は反転して出力端子１３か
ら出力するが、図３に示すように複数枚の検出回路基板
１０Ａ，１０Ｂ，１０Ｃ・・・を各出力端子１３Ａ，１
３Ｂ，１３Ｃ・・・を介してワイヤード接続した場合に
、、各検出回路基板１０Ａ，１０Ｂ，１０Ｃ・・・を各
入力端子１１Ａ，１１Ｂ，１１Ｃ・・・供給されたＭＳ
Ｂファーストのシリアルデータａ１ ，ａ２ ・・・の
最小値又は最大値がワイヤード接続された各出力端子１
３Ａ，１３Ｂ，１３Ｃ，・・・に現れ、各検出回路基板
１０Ａ，１０Ｂ，１０Ｃ・・・の解出力として上記最小
値又は最大値が得られる。
は入力端子１１に供給されるＭＳＢファーストのシリア
ルデータａｎ をそのまま又は反転して出力端子１３か
ら出力するが、図３に示すように複数枚の検出回路基板
１０Ａ，１０Ｂ，１０Ｃ・・・を各出力端子１３Ａ，１
３Ｂ，１３Ｃ・・・を介してワイヤード接続した場合に
、、各検出回路基板１０Ａ，１０Ｂ，１０Ｃ・・・を各
入力端子１１Ａ，１１Ｂ，１１Ｃ・・・供給されたＭＳ
Ｂファーストのシリアルデータａ１ ，ａ２ ・・・の
最小値又は最大値がワイヤード接続された各出力端子１
３Ａ，１３Ｂ，１３Ｃ，・・・に現れ、各検出回路基板
１０Ａ，１０Ｂ，１０Ｃ・・・の解出力として上記最小
値又は最大値が得られる。
【００１６】すなわち、上記検出回路基板１０は、ワイ
ヤード接続された上記出力端子１３に現れる出力データ
と、上記第１のＮＯＲゲート１５を介して供給される入
力データａとを上記第２のＮＯＲゲート１６によりＭＳ
Ｂ側から順次大小比較して、上記入力データａが解でな
い場合には、上記ＪＫフリップフロップ１９の出力によ
り上記第１のＮＯＲゲート１５を閉成して、上記入力デ
ータａを次のビットから上記出力端子１３に出力しない
ように制御する。ここで、図３のタイミングチャートに
は、ｎ＝４とした４種類のＭＳＢファーストのシリアル
データａ１ 〜ａ４ のうちでシリアルデータａ４ が
最小値である場合の最小値検出動作を示してある。
ヤード接続された上記出力端子１３に現れる出力データ
と、上記第１のＮＯＲゲート１５を介して供給される入
力データａとを上記第２のＮＯＲゲート１６によりＭＳ
Ｂ側から順次大小比較して、上記入力データａが解でな
い場合には、上記ＪＫフリップフロップ１９の出力によ
り上記第１のＮＯＲゲート１５を閉成して、上記入力デ
ータａを次のビットから上記出力端子１３に出力しない
ように制御する。ここで、図３のタイミングチャートに
は、ｎ＝４とした４種類のＭＳＢファーストのシリアル
データａ１ 〜ａ４ のうちでシリアルデータａ４ が
最小値である場合の最小値検出動作を示してある。
【００１７】このような構成の検出回路基板１０では、
入力端子１１に供給される入力データａｎ が第１のＮ
ＯＲゲート１５とインバータ１７を介して出力端子１３
から出力されるので、演算速度が極めて速く、迅速に最
小値又は最大値を求めることができる。しかも、多数枚
の検出回路基板１０Ａ，１０Ｂ，１０Ｃ・・・を各出力
端子１３Ａ，１３Ｂ，１３Ｃ・・・を介して互いにワイ
ヤード接続する構成であるから拡張性に優れる。なお、
上記検出回路基板１０において、上記論理回路１２の各
ＥＸ−ＯＲゲート１４，１８は、最小値検出モードでは
論理「Ｌ」で最大値検出モードでは論理「Ｈ」のモード
信号が各他方の入力端に供給されるようになっており、
最大値検出モードの際にデータを反転するためのもので
、最小値検出には不要である。
入力端子１１に供給される入力データａｎ が第１のＮ
ＯＲゲート１５とインバータ１７を介して出力端子１３
から出力されるので、演算速度が極めて速く、迅速に最
小値又は最大値を求めることができる。しかも、多数枚
の検出回路基板１０Ａ，１０Ｂ，１０Ｃ・・・を各出力
端子１３Ａ，１３Ｂ，１３Ｃ・・・を介して互いにワイ
ヤード接続する構成であるから拡張性に優れる。なお、
上記検出回路基板１０において、上記論理回路１２の各
ＥＸ−ＯＲゲート１４，１８は、最小値検出モードでは
論理「Ｌ」で最大値検出モードでは論理「Ｈ」のモード
信号が各他方の入力端に供給されるようになっており、
最大値検出モードの際にデータを反転するためのもので
、最小値検出には不要である。
【００１８】
【発明の効果】上述のように本発明に係る最大値又は最
小値検出回路基板では、ＭＳＢファーストのシリアルデ
ータが供給される入力端子に接続された論理回路が、出
力端子を介して複数枚の回路基板を互いにワイヤード接
続した際に、上記複数の基板に設けられた入力端子のそ
れぞれに供給されたシリアルデータの最大値又は最小値
を上記出力端子に出力することができる。しかも、多数
枚の回路基板を各出力端子を介して互いにワイヤード接
続する構成であるから拡張性に優れる。
小値検出回路基板では、ＭＳＢファーストのシリアルデ
ータが供給される入力端子に接続された論理回路が、出
力端子を介して複数枚の回路基板を互いにワイヤード接
続した際に、上記複数の基板に設けられた入力端子のそ
れぞれに供給されたシリアルデータの最大値又は最小値
を上記出力端子に出力することができる。しかも、多数
枚の回路基板を各出力端子を介して互いにワイヤード接
続する構成であるから拡張性に優れる。
【００１９】従って、本発明によれば、簡単な回路構成
により最大値又は最小値を迅速に検出することができ、
拡張性に優れた最大値又は最小値検出回路基板を提供す
ることができる。
により最大値又は最小値を迅速に検出することができ、
拡張性に優れた最大値又は最小値検出回路基板を提供す
ることができる。
【図１】本発明に係る最大値又は最小値検出回路基板の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】複数枚の検出回路基板をワイヤード接続した状
態を示す接続図である。
態を示す接続図である。
【図３】上記検出回路基板による最小値検出動作を示す
タイミングチャートである。
タイミングチャートである。
【図４】２進データの最小値を検出する従来の手法を示
すフローチャートである。
すフローチャートである。
１０，１０Ａ，１０Ｂ，１０Ｃ・・・・・・・検出回路
基板 １１，１１Ａ，１１Ｂ，１１Ｃ・・・・・・・入力端子
１２・・・・・・・論理回路 １３，１３Ａ，１３Ｂ，１３Ｃ・・・・・・・出力端子
１４，１８・・・・ＥＸ−ＯＲゲート １５，１６・・・・ＮＯＲゲート １７・・・・・・・インバータ １９・・・・・・・ＪＫフリップフロップ２０・・・・
・・・プルアップ抵抗 ２１・・・・・・・電源端子
基板 １１，１１Ａ，１１Ｂ，１１Ｃ・・・・・・・入力端子
１２・・・・・・・論理回路 １３，１３Ａ，１３Ｂ，１３Ｃ・・・・・・・出力端子
１４，１８・・・・ＥＸ−ＯＲゲート １５，１６・・・・ＮＯＲゲート １７・・・・・・・インバータ １９・・・・・・・ＪＫフリップフロップ２０・・・・
・・・プルアップ抵抗 ２１・・・・・・・電源端子
Claims (1)
- 【請求項１】ＭＳＢファーストのシリアルデータが供給
される入力端子と、この入力端子に接続された論理回路
と、この論理回路に接続された出力端子とが設けられた
基板からなり、上記基板上の論理回路は、上記基板の複
数枚を上記出力端子を介して互いにワイヤード接続した
際に、上記複数の基板に設けられた入力端子のそれぞれ
に供給されたシリアルデータの最大値又は最小値が得ら
れるように構成され、上記各出力端子にその最大値又は
最小値が出力されることを特徴とする最大値又は最小値
検出回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12035991A JPH04347726A (ja) | 1991-05-24 | 1991-05-24 | 最大値又は最小値検出回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12035991A JPH04347726A (ja) | 1991-05-24 | 1991-05-24 | 最大値又は最小値検出回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04347726A true JPH04347726A (ja) | 1992-12-02 |
Family
ID=14784254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12035991A Withdrawn JPH04347726A (ja) | 1991-05-24 | 1991-05-24 | 最大値又は最小値検出回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04347726A (ja) |
-
1991
- 1991-05-24 JP JP12035991A patent/JPH04347726A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |