JPH0434331B2 - - Google Patents
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- JPH0434331B2 JPH0434331B2 JP57051143A JP5114382A JPH0434331B2 JP H0434331 B2 JPH0434331 B2 JP H0434331B2 JP 57051143 A JP57051143 A JP 57051143A JP 5114382 A JP5114382 A JP 5114382A JP H0434331 B2 JPH0434331 B2 JP H0434331B2
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- mos transistor
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- port
- conductive
- channels
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Links
- 239000000872 buffer Substances 0.000 claims description 9
- 239000011295 pitch Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 2
- 239000004020 conductor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は入力回路、特に各々が、アナログ信号
を受信するための入力ポートとして、またはバツ
フアを通してデイジタル信号を受信および送信す
るための入出力ポートとして機能する複数のポー
トと、各該ポートに接続する複数のチヤネルとか
らなる入力回路に関する。
を受信するための入力ポートとして、またはバツ
フアを通してデイジタル信号を受信および送信す
るための入出力ポートとして機能する複数のポー
トと、各該ポートに接続する複数のチヤネルとか
らなる入力回路に関する。
(2) 技術の背景
近年あらゆる分野において、データ処理の自動
化が進められこのためにマイクロコンピユータ等
が導入されている。このようなデータ処理におい
ては、多数の情報入力がありこれらを取り込んで
逐次データ処理する。この多数の情報入力を受け
るために普通は複数のチヤネルからなる入力回路
が使用される。該複数のチヤネルは予め割り当て
られた種類の情報入力を、指定されたタイミング
において内部の所定回路に送出する。
化が進められこのためにマイクロコンピユータ等
が導入されている。このようなデータ処理におい
ては、多数の情報入力がありこれらを取り込んで
逐次データ処理する。この多数の情報入力を受け
るために普通は複数のチヤネルからなる入力回路
が使用される。該複数のチヤネルは予め割り当て
られた種類の情報入力を、指定されたタイミング
において内部の所定回路に送出する。
ところで、この種の入力回路がIC化されると
複数のチヤネルはMOSトランジスタで構成され
ると共に相互の配列ピツチは極めて微細になる。
そうすると、各々が電気的に独立であるべきとこ
ろ、相互干渉が強くなり、いわばクロストーク的
なノイズが生じ、前記情報入力の正確性が失わ
れ、さらにデータ処理の精度を低下させてしま
う。本発明はこのような問題の解決に言及する。
複数のチヤネルはMOSトランジスタで構成され
ると共に相互の配列ピツチは極めて微細になる。
そうすると、各々が電気的に独立であるべきとこ
ろ、相互干渉が強くなり、いわばクロストーク的
なノイズが生じ、前記情報入力の正確性が失わ
れ、さらにデータ処理の精度を低下させてしま
う。本発明はこのような問題の解決に言及する。
(3) 従来技術と問題点
第１図は従来の入力回路の一構成例を示す回路
図である。本図におい１１が入力回路の全体を表
わす。入力回路は複数のチヤネル１２−０，１２
−１，１２−２…１２−ｎから構成され、それぞ
れ同一の構成要素からなる。例えば、チヤネル１
２−１についてみると、導線１３−１が布線され
ており、その一端はポート１４−１に接続し、他
端は、他のチヤネル１２−０，１２−２…１２−
ｎと共通にノードＮに接続する。その導線１３−
１の中間には、トランジスタ１５−１が該導線１
３−１に対し直列に挿入される。この入力回路１
１が、マイクロコンピユータを具備するチツプ上
に設けられる場合には、あるポート、例えば入出
力１４−２はデイジタル信号を処理するための回
路に、バツフア１６−２を介して接続し、他のポ
ート、すなわち入力ポート１４−０，１４−１…
１４−ｎは、アナログ信号を処理するための回路
１７に、それぞれ対応するチヤネル１２−０，１
２−１…１２ｎを介して接続する。なお、前記バ
ツフアは図中１６−ｎにおいてのみ具体的に示し
てある。この場合、入出力ポート１４−２に接続
するチヤネル１２−２は非選択となる。またバツ
フア１６−１〜１６−ｎは一般に入出力バツフア
と称され、ICにおいては通常必ず設けられ、デ
イジタル信号を受信したときはこれを所定の波形
に整形しかつ所定の電圧レベルに増幅して内部に
入力する役目をし、またデイジタル信号を外部に
送信するときは、これを所定の電圧レベルまで十
分に増幅して送り出す役目をする。
図である。本図におい１１が入力回路の全体を表
わす。入力回路は複数のチヤネル１２−０，１２
−１，１２−２…１２−ｎから構成され、それぞ
れ同一の構成要素からなる。例えば、チヤネル１
２−１についてみると、導線１３−１が布線され
ており、その一端はポート１４−１に接続し、他
端は、他のチヤネル１２−０，１２−２…１２−
ｎと共通にノードＮに接続する。その導線１３−
１の中間には、トランジスタ１５−１が該導線１
３−１に対し直列に挿入される。この入力回路１
１が、マイクロコンピユータを具備するチツプ上
に設けられる場合には、あるポート、例えば入出
力１４−２はデイジタル信号を処理するための回
路に、バツフア１６−２を介して接続し、他のポ
ート、すなわち入力ポート１４−０，１４−１…
１４−ｎは、アナログ信号を処理するための回路
１７に、それぞれ対応するチヤネル１２−０，１
２−１…１２ｎを介して接続する。なお、前記バ
ツフアは図中１６−ｎにおいてのみ具体的に示し
てある。この場合、入出力ポート１４−２に接続
するチヤネル１２−２は非選択となる。またバツ
フア１６−１〜１６−ｎは一般に入出力バツフア
と称され、ICにおいては通常必ず設けられ、デ
イジタル信号を受信したときはこれを所定の波形
に整形しかつ所定の電圧レベルに増幅して内部に
入力する役目をし、またデイジタル信号を外部に
送信するときは、これを所定の電圧レベルまで十
分に増幅して送り出す役目をする。
上記入力ポート１４−０，１４−１…１４−ｎ
に接続する複数のチヤネル１２−０，１２−１…
１２−ｎ（１２−２を除く）は択一的に順次アク
テイブとなり、対応する各入力ポート１４−０，
１４−１…１４−ｎよりそれぞれのアナログ情報
入力を取り込む。複数のチヤネルをこのように順
次択一的にアクテイブにするため、トランジスタ
１５−０，１５−１…１５−ｎの各ゲートにはポ
ートセレクシヨン信号PS0，PS1…PSoが所定の
タイミングで印加される。なお、前記の例ではポ
ートのうちポート１４−２のみが前記入出力ポー
トとして用いられているので、トランジスタ１５
−２はオフしたまま（信号PS2を“Ｌ”（Low）
レベル）とする。
に接続する複数のチヤネル１２−０，１２−１…
１２−ｎ（１２−２を除く）は択一的に順次アク
テイブとなり、対応する各入力ポート１４−０，
１４−１…１４−ｎよりそれぞれのアナログ情報
入力を取り込む。複数のチヤネルをこのように順
次択一的にアクテイブにするため、トランジスタ
１５−０，１５−１…１５−ｎの各ゲートにはポ
ートセレクシヨン信号PS0，PS1…PSoが所定の
タイミングで印加される。なお、前記の例ではポ
ートのうちポート１４−２のみが前記入出力ポー
トとして用いられているので、トランジスタ１５
−２はオフしたまま（信号PS2を“Ｌ”（Low）
レベル）とする。
かくして順次選択されたアナログ情報入力は、
ノードＮを介して次々とアナログ信号処理回路１
７へ供給される。本例では、アナログ信号処理回
路１７として、いわゆる逐次比較帰還形のＡ／Ｄ
（アナログ／デイジタル）コンバータを例示する。
従つて、１８はコンパレータ、１９は逐次比較レ
ジスタ、２０はＤ／Ａ（デイジタル／アナログ）
コンバータである。そもそも、このようなＡ／Ｄ
コンバータをアナログ信号処理回路１７として例
示したのは、前記ポート１４−０，１４−１…１
４−ｎへの情報入力としてアナログ信号を想定し
たからである。つまり、湿度データ、温度デー
タ、気圧データ等の生のアナログ入力である。こ
れらのアナログ入力はＡ／Ｄ変換され、デイジタ
ル入力としてマイクロコンピユーターでデータ処
理されるのが普通である。
ノードＮを介して次々とアナログ信号処理回路１
７へ供給される。本例では、アナログ信号処理回
路１７として、いわゆる逐次比較帰還形のＡ／Ｄ
（アナログ／デイジタル）コンバータを例示する。
従つて、１８はコンパレータ、１９は逐次比較レ
ジスタ、２０はＤ／Ａ（デイジタル／アナログ）
コンバータである。そもそも、このようなＡ／Ｄ
コンバータをアナログ信号処理回路１７として例
示したのは、前記ポート１４−０，１４−１…１
４−ｎへの情報入力としてアナログ信号を想定し
たからである。つまり、湿度データ、温度デー
タ、気圧データ等の生のアナログ入力である。こ
れらのアナログ入力はＡ／Ｄ変換され、デイジタ
ル入力としてマイクロコンピユーターでデータ処
理されるのが普通である。
ところで、このような第１図の入力回路１１に
は問題がある。これは情報入力の精度についての
問題であり、例えば1Vで入力ポートに受信した
アナログ信号が、ノードＮにおいて（１＋α）Ｖ
の誤差をもつて現われることである。実験によれ
ばこのような＋αVのノイズは、ポート１４−０
〜１４−ｎのいずれかが入出力ポートとして使用
されるときに生ずることが分つた。例えば前述の
ようにポート１４−２が入出力ポートとして使用
されるとき、且つ該入出力ポート１４−２に約
5V振幅のデイジタル信号が入力されるときに、
例えばポート１４−１より入力された例えば1V
のアナログ信号がノードＮに至つて、（１＋α）
Ｖに変動する。この＋αVは一例として10mV位
であるが、アナログ信号処理回路１７におけるレ
ジスタ１９が８ビツト構成で且つＡ／Ｄ変換電圧
の許容最大電圧2.56Vの場合には実に最下位１ビ
ツト分に相当する誤差となる。上記実験例の場
合、入出力ポート１４−２はデイジタル信号用と
なつているから、対応するトランジスタ１５−２
はオフしている。それにも拘らずノードＮに＋
αVのノイズを与えている。この理由は明らかで
ないが、オフしているそのトランジスタ１５−２
がMOS・FETよりなることから、そのソース−
ゲート、ドレイン−ゲート間の各寄生容量を経路
として、前述5V振幅のデイジタル信号による若
干の電圧変動がノードＮに現われるものと考えら
れる。
は問題がある。これは情報入力の精度についての
問題であり、例えば1Vで入力ポートに受信した
アナログ信号が、ノードＮにおいて（１＋α）Ｖ
の誤差をもつて現われることである。実験によれ
ばこのような＋αVのノイズは、ポート１４−０
〜１４−ｎのいずれかが入出力ポートとして使用
されるときに生ずることが分つた。例えば前述の
ようにポート１４−２が入出力ポートとして使用
されるとき、且つ該入出力ポート１４−２に約
5V振幅のデイジタル信号が入力されるときに、
例えばポート１４−１より入力された例えば1V
のアナログ信号がノードＮに至つて、（１＋α）
Ｖに変動する。この＋αVは一例として10mV位
であるが、アナログ信号処理回路１７におけるレ
ジスタ１９が８ビツト構成で且つＡ／Ｄ変換電圧
の許容最大電圧2.56Vの場合には実に最下位１ビ
ツト分に相当する誤差となる。上記実験例の場
合、入出力ポート１４−２はデイジタル信号用と
なつているから、対応するトランジスタ１５−２
はオフしている。それにも拘らずノードＮに＋
αVのノイズを与えている。この理由は明らかで
ないが、オフしているそのトランジスタ１５−２
がMOS・FETよりなることから、そのソース−
ゲート、ドレイン−ゲート間の各寄生容量を経路
として、前述5V振幅のデイジタル信号による若
干の電圧変動がノードＮに現われるものと考えら
れる。
もう１つの理由は、チヤネル間の干渉が考えら
れる。これは、いずれかのポートが入出力ポート
として使用されているか否かは問わない。導線１
３−０，１３−１…１３−ｎには高速で順次アナ
ログ電圧が現われるが、その電圧レベルは情報入
力次第であつて定まらない。このため、選択され
た任意の１つのチヤネルは、常に電位変動する環
境に置かれることになる。このことも、情報入力
のレベルを不安定にする要因となる。
れる。これは、いずれかのポートが入出力ポート
として使用されているか否かは問わない。導線１
３−０，１３−１…１３−ｎには高速で順次アナ
ログ電圧が現われるが、その電圧レベルは情報入
力次第であつて定まらない。このため、選択され
た任意の１つのチヤネルは、常に電位変動する環
境に置かれることになる。このことも、情報入力
のレベルを不安定にする要因となる。
(4) 発明の目的
本発明の目的は上記の問題点に鑑み、前記の
5V振幅のデイジタル信号がいずれかのポートに
印加されてもその周囲のチヤネルは何ら影響を受
けることがないようにし、いずれのチヤネルも
電位的に安定した環境を、その周囲にもつように
する、ことにある。
5V振幅のデイジタル信号がいずれかのポートに
印加されてもその周囲のチヤネルは何ら影響を受
けることがないようにし、いずれのチヤネルも
電位的に安定した環境を、その周囲にもつように
する、ことにある。
(5) 発明の構成
上記目的を達成するために本発明は、各々が、
アナログ信号を受信するための入力ポートとし
て、またはバツフアを通してデイジタル信号を受
信および送信するための入出力ポートとして機能
する複数のポートと、 一端において各前記ポートおよび各前記バツフ
アに接続し、他端において各前記入力ポートより
入力された前記アナログ信号を共通に受信して処
理するアナログ信号処理回路に接続すると共に、
相互に略等ピツチで平行して近接配置され、か
つ、前記入出力ポートに接続される場合には非選
択となり、前記入力ポートに接続される場合には
順次択一的に選択される複数のチヤネルとからな
る入力回路において、 前記複数のチヤネルの各々は、 それぞれのソースおよびドレインにて直列に接
続される第１のMOSトランジスタおよび第２の
MOSトランジスタと、該第１のMOSトランジス
タおよび該第２のMOSトランジスタの間に接続
される導線と、該導線と固定の電位との間にソー
スおよびドレインにて接続される第３のMOSト
ランジスタと、から構成され、 選択された前記チヤネルにおいては、 前記第１のMOSトランジスタおよび前記第２
のMOSトランジスタをともに導通、前記第３の
MOSトランジスタを非導通とし、 一方、非選択の前記チヤネルにおいては、前記
導線を前記ポートおよび前記アナログ信号処理回
路から電気的にしや断するような制御電圧を前記
第１、第２および第３のMOSトランジスタの各
ゲートに与えて、該第１のMOSトランジスタお
よび該第２のMOSトランジスタをともに非導通、
該第３のMOSトランジスタを導通とすることを
特徴とするものである。
アナログ信号を受信するための入力ポートとし
て、またはバツフアを通してデイジタル信号を受
信および送信するための入出力ポートとして機能
する複数のポートと、 一端において各前記ポートおよび各前記バツフ
アに接続し、他端において各前記入力ポートより
入力された前記アナログ信号を共通に受信して処
理するアナログ信号処理回路に接続すると共に、
相互に略等ピツチで平行して近接配置され、か
つ、前記入出力ポートに接続される場合には非選
択となり、前記入力ポートに接続される場合には
順次択一的に選択される複数のチヤネルとからな
る入力回路において、 前記複数のチヤネルの各々は、 それぞれのソースおよびドレインにて直列に接
続される第１のMOSトランジスタおよび第２の
MOSトランジスタと、該第１のMOSトランジス
タおよび該第２のMOSトランジスタの間に接続
される導線と、該導線と固定の電位との間にソー
スおよびドレインにて接続される第３のMOSト
ランジスタと、から構成され、 選択された前記チヤネルにおいては、 前記第１のMOSトランジスタおよび前記第２
のMOSトランジスタをともに導通、前記第３の
MOSトランジスタを非導通とし、 一方、非選択の前記チヤネルにおいては、前記
導線を前記ポートおよび前記アナログ信号処理回
路から電気的にしや断するような制御電圧を前記
第１、第２および第３のMOSトランジスタの各
ゲートに与えて、該第１のMOSトランジスタお
よび該第２のMOSトランジスタをともに非導通、
該第３のMOSトランジスタを導通とすることを
特徴とするものである。
(6) 発明の実施例
第２図は本発明に基づく入力回路の一実施例を
示す回路図である。本図に示す構成要素のうち第
１図と同一のものには同一の参照番号あるいは記
号を付して示す。従つて、新たな入力回路１１′
では、各チヤネルにおいて３つのMOSトランジ
スタから構成されることになる。各チヤネルとも
同一構成であるから、例えばチヤネル１２′−１
についてみると、第1MOSトランジスタ（以下、
単にトランジスタ）２１−１、第2MOSトランジ
スタ（以下、単にトランジスタ）２２−１および
第3MOSトランジスタ（以下、単にトランジス
タ）２３−１からなり、第１および第２トランジ
スタ２１−１および２２−１は導線１３−１に直
列に挿入され、これらのゲートは相互にゲート配
線２４−１で接続される。第３トランジスタ２３
−１は、第１および第２トランジスタ２１−１お
よび２２−１の間の導線１３−１とアースの間に
接続される。そして、第１および第２トランジス
タ２１−１および２２−１の各ゲートに印加すべ
きポートセレクシヨン信号PS1に対してレベル反
転したポートセレクシヨン信号1が第３トラン
ジスタ２３−１のゲートに印加される。つまり、
第１および第２トランジスタ２１−１および２２
−１と第３トランジスタ２３−１とは相互に相補
的にオンとなる。なお入力ポートに対応するポー
トセレクシヨン信号PS0，1〜PSo，oが順次
タイミングをずらして選択され、入出力ポート
（例えば１４−２）に対応するチヤネル１２−２
を非選択とすることは第１図の場合と変わらな
い。
示す回路図である。本図に示す構成要素のうち第
１図と同一のものには同一の参照番号あるいは記
号を付して示す。従つて、新たな入力回路１１′
では、各チヤネルにおいて３つのMOSトランジ
スタから構成されることになる。各チヤネルとも
同一構成であるから、例えばチヤネル１２′−１
についてみると、第1MOSトランジスタ（以下、
単にトランジスタ）２１−１、第2MOSトランジ
スタ（以下、単にトランジスタ）２２−１および
第3MOSトランジスタ（以下、単にトランジス
タ）２３−１からなり、第１および第２トランジ
スタ２１−１および２２−１は導線１３−１に直
列に挿入され、これらのゲートは相互にゲート配
線２４−１で接続される。第３トランジスタ２３
−１は、第１および第２トランジスタ２１−１お
よび２２−１の間の導線１３−１とアースの間に
接続される。そして、第１および第２トランジス
タ２１−１および２２−１の各ゲートに印加すべ
きポートセレクシヨン信号PS1に対してレベル反
転したポートセレクシヨン信号1が第３トラン
ジスタ２３−１のゲートに印加される。つまり、
第１および第２トランジスタ２１−１および２２
−１と第３トランジスタ２３−１とは相互に相補
的にオンとなる。なお入力ポートに対応するポー
トセレクシヨン信号PS0，1〜PSo，oが順次
タイミングをずらして選択され、入出力ポート
（例えば１４−２）に対応するチヤネル１２−２
を非選択とすることは第１図の場合と変わらな
い。
今、仮にチヤネル１２′−１が選択されたタイ
ミングにあるとすると、ポートセレクシヨン信号
PS1が“Ｈ”（high）レベル（他の信号PS0，PS2
〜PSoは全て“Ｌ”レベル）であり、反転側のポ
ートセレクシヨン信号1は“Ｌ”レベル（他の
信号0，2〜oは全て“Ｈ”）である。この
ような状態において、今選択されているチヤネル
１２′−１における第３トランジスタ２３−１は
オフであり、今オンとなつている第１および第２
トランジスタ２１−１および２２−１を通して、
入力ポート１４−１からの情報入力をノードＮへ
転送する。このとき、他のチヤネル１２′−０〜
１２′−ｎ（１２′−２を除く）について見ると、
第１および第２トランジスタ間におけるそれぞれ
の導線１３−０，１３−２〜１３−ｎの電位は強
制的にアースレベルにクランプされる。なぜなら
各第１、第２トランジスタがオフ、各第３トラン
ジスタがオンだからである。このように強制的に
クランプしたアースレベルが他の選択チヤネルに
廻り込むことを防止するために各チヤネルに第２
トランジスタ２２が必要である。かくの如く、非
選択チヤネルの導線がアースレベルにクランプさ
れることは、これら非選択のポート１４−０，１
４−２〜１４−ｎに如何なる信号が印加されよう
と、ノードＮまでにはその影響が伝わらないこと
を意味する。
ミングにあるとすると、ポートセレクシヨン信号
PS1が“Ｈ”（high）レベル（他の信号PS0，PS2
〜PSoは全て“Ｌ”レベル）であり、反転側のポ
ートセレクシヨン信号1は“Ｌ”レベル（他の
信号0，2〜oは全て“Ｈ”）である。この
ような状態において、今選択されているチヤネル
１２′−１における第３トランジスタ２３−１は
オフであり、今オンとなつている第１および第２
トランジスタ２１−１および２２−１を通して、
入力ポート１４−１からの情報入力をノードＮへ
転送する。このとき、他のチヤネル１２′−０〜
１２′−ｎ（１２′−２を除く）について見ると、
第１および第２トランジスタ間におけるそれぞれ
の導線１３−０，１３−２〜１３−ｎの電位は強
制的にアースレベルにクランプされる。なぜなら
各第１、第２トランジスタがオフ、各第３トラン
ジスタがオンだからである。このように強制的に
クランプしたアースレベルが他の選択チヤネルに
廻り込むことを防止するために各チヤネルに第２
トランジスタ２２が必要である。かくの如く、非
選択チヤネルの導線がアースレベルにクランプさ
れることは、これら非選択のポート１４−０，１
４−２〜１４−ｎに如何なる信号が印加されよう
と、ノードＮまでにはその影響が伝わらないこと
を意味する。
上述したポートセレクシヨン信号およびその反
転側のポートセレクシヨン信号のレベル関係から
して、例えばチヤネル１２′−１に着目すると、
その周囲にある導線１３−０および１３−２等が
アースレベルに固定であり、その周囲にあるゲー
ト配線２４−０，２４−２等が“Ｌ”レベルに固
定、自己のゲート配線２４−１が“Ｈ”レベルに
固定であるから、当該チヤネル１２′−１は電位
的に全く固定の環境に置かれることになる。この
ことは選択されチヤネルの全てに当てはまる。か
くして情報入力は、与えられたレベルそのまま
で、何らのレベル変動を受けることなく、ノード
Ｎに至る。
転側のポートセレクシヨン信号のレベル関係から
して、例えばチヤネル１２′−１に着目すると、
その周囲にある導線１３−０および１３−２等が
アースレベルに固定であり、その周囲にあるゲー
ト配線２４−０，２４−２等が“Ｌ”レベルに固
定、自己のゲート配線２４−１が“Ｈ”レベルに
固定であるから、当該チヤネル１２′−１は電位
的に全く固定の環境に置かれることになる。この
ことは選択されチヤネルの全てに当てはまる。か
くして情報入力は、与えられたレベルそのまま
で、何らのレベル変動を受けることなく、ノード
Ｎに至る。
(7) 発明の効果
以上説明したように本発明によれば、比較的微
小なアナログ信号を受信する入力ポートにつなが
るチヤネルであつて、MOSトランジスタが直列
に挿入される第１のチヤネルと、例えば5Vとい
う高いレベルのデイジタル信号を送受信する入出
力ポートにつながるチヤネルであつて、MOSト
ランジスタが直列に挿入される第２のチヤネルと
が近接して配置される入力回路において、前記第
２のチヤネルに挿入されるMOSトランジスタの
ソース−ゲートおよびドレイン−ゲート間の各寄
生容量を経路として上記デイジタル信号が当該チ
ヤネルに漏れ出ることによつて、隣接する上記第
１のチヤネル上のアナログ信号にレベル変動を与
えることを確実に防止し、アナログ信号の入力レ
ベルを正しくアナログ信号処理回路に転送できる
という利点を備えた入力回路が実現される。
小なアナログ信号を受信する入力ポートにつなが
るチヤネルであつて、MOSトランジスタが直列
に挿入される第１のチヤネルと、例えば5Vとい
う高いレベルのデイジタル信号を送受信する入出
力ポートにつながるチヤネルであつて、MOSト
ランジスタが直列に挿入される第２のチヤネルと
が近接して配置される入力回路において、前記第
２のチヤネルに挿入されるMOSトランジスタの
ソース−ゲートおよびドレイン−ゲート間の各寄
生容量を経路として上記デイジタル信号が当該チ
ヤネルに漏れ出ることによつて、隣接する上記第
１のチヤネル上のアナログ信号にレベル変動を与
えることを確実に防止し、アナログ信号の入力レ
ベルを正しくアナログ信号処理回路に転送できる
という利点を備えた入力回路が実現される。
第１図は従来の入力回路の一構成例を示す回路
図、第２図は本発明に基づく入力回路の一実施例
を示す回路図である。 １１′……入力回路、１２′−０〜１２′−ｎ…
…チヤネル、１３−０〜１３−ｎ……導線、１４
−０〜１４−ｎ……ポート、１７……アナログ信
号処理回路、２１−０〜２１−ｎ……第1MOSト
ランジスタ、２２−０〜２２−ｎ……第2MOSト
ランジスタ、２３−０〜２３−ｎ……第3MOSト
ランジスタ、２４−０〜２４−ｎ……ゲート配
線、PS0〜PSo……ポートセレクシヨン信号、
０〜o……反転側のポートセレクシヨン信号。
図、第２図は本発明に基づく入力回路の一実施例
を示す回路図である。 １１′……入力回路、１２′−０〜１２′−ｎ…
…チヤネル、１３−０〜１３−ｎ……導線、１４
−０〜１４−ｎ……ポート、１７……アナログ信
号処理回路、２１−０〜２１−ｎ……第1MOSト
ランジスタ、２２−０〜２２−ｎ……第2MOSト
ランジスタ、２３−０〜２３−ｎ……第3MOSト
ランジスタ、２４−０〜２４−ｎ……ゲート配
線、PS0〜PSo……ポートセレクシヨン信号、
０〜o……反転側のポートセレクシヨン信号。
Claims (1)
- 【特許請求の範囲】 １ 各々が、アナログ信号を受信するための入力
ポートとして、またはバツフアを通してデイジタ
ル信号を受信および送信するための入出力ポート
として機能する複数のポートと、 一端において各前記ポートおよび各前記バツフ
アに接続し、他端において各前記入力ポートより
入力された前記アナログ信号を共通に受信して処
理するアナログ信号処理回路に接続すると共に、
相互に略等ピツチで平行して近接配置され、か
つ、前記入出力ポートに接続される場合には非選
択となり、前記入力ポートに接続される場合には
順次択一的に選択される複数のチヤネルとからな
る入力回路において、 前記複数のチヤネルの各々は、 それぞれのソースおよびドレインにて直列に接
続される第１のMOSトランジスタおよび第２の
MOSトランジスタと、該第１のMOSトランジス
タおよび該第２のMOSトランジスタの間に接続
される導線と、該導線と固定の電位との間にソー
スおよびドレインにて接続される第３のMOSト
ランジスタと、から構成され、 選択された前記チヤネルにおいては、 前記第１のMOSトランジスタおよび前記第２
のMOSトランジスタをともに導通、前記第３の
MOSトランジスタを非導通とし、 一方、非選択の前記チヤネルにおいては、前記
導線を前記ポートおよび前記アナログ信号処理回
路から電気的にしや断するような制御電圧を前記
第１、第２および第３のMOSトランジスタの各
ゲートに与えて、該第１のMOSトランジスタお
よび該第２のMOSトランジスタをともに非導通、
該第３のMOSトランジスタを導通とすることを
特徴とする入力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051143A JPS58184822A (ja) | 1982-03-31 | 1982-03-31 | 入力回路 |
| EP83301772A EP0091265A1 (en) | 1982-03-31 | 1983-03-29 | Input circuit with plurality of channels |
| US06/480,581 US4551634A (en) | 1982-03-31 | 1983-03-30 | Multiplexing input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051143A JPS58184822A (ja) | 1982-03-31 | 1982-03-31 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58184822A JPS58184822A (ja) | 1983-10-28 |
| JPH0434331B2 true JPH0434331B2 (ja) | 1992-06-05 |
Family
ID=12878597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57051143A Granted JPS58184822A (ja) | 1982-03-31 | 1982-03-31 | 入力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4551634A (ja) |
| EP (1) | EP0091265A1 (ja) |
| JP (1) | JPS58184822A (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4691122A (en) * | 1985-03-29 | 1987-09-01 | Advanced Micro Devices, Inc. | CMOS D-type flip-flop circuits |
| JPS62165788A (ja) * | 1986-01-16 | 1987-07-22 | Sharp Corp | 半導体集積回路装置 |
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-
1982
- 1982-03-31 JP JP57051143A patent/JPS58184822A/ja active Granted
-
1983
- 1983-03-29 EP EP83301772A patent/EP0091265A1/en not_active Ceased
- 1983-03-30 US US06/480,581 patent/US4551634A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5211480U (ja) * | 1975-07-10 | 1977-01-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0091265A1 (en) | 1983-10-12 |
| US4551634A (en) | 1985-11-05 |
| JPS58184822A (ja) | 1983-10-28 |
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