JPH04340154A - バス多重マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、システムバスにより結合されたマルチプロセ
ッサシステムで構成される情報処理装置のシステムバス
の構成に係り、特に、一つのプロセッサからのアクセス
要求に対応して出力される他のプロセッサからの応答信
号の伝送を確実に行ない、システムの信頼性を向上する
のに好適なバス多重マルチプロセッサシステムに関する
ものである。

［従来の技術］ 従来、システムの信頼性、装置利用の融通性、および、
処理能力の向上を目的として、マルチプロセッサシステ
ムが用いられている。

マルチプロセッサシステムは、複数のプロセッサがメモ
リユニット（主記憶装置）を共有し、一つの管理プログ
ラムのもとに、各プロセッサの負荷が均等になるように
処理が割り当てられるシステムである。

第２図は、従来のマルチプロセッサの構成を示すブロッ
ク図である。

このマルチプロセッサシステムは、各処理ユニット１、
２、３のそれぞれが、信号線１０１および１０２、信号
線２０１および２０２、信号線３０１および３０２を介
してバスマスタコントローラ６に、また、システムバス
２４を介して共通にアクセスするメモリユニット５に接
続されて構成されている。

ここで、各処理ユニット１、２、３は、それぞれ、プロ
セッサ１０、２０、３０と、チップバス１００、２００
、３００で接続されたキャッシュメモリ１１、２１、３
１とを有し、さらに、キャッシュメモリ１１、２１、３
１は、それぞれ、リトライタイマ１１１、２１１、３１
１を有する。

また、メモリユニット５は、複数のブロックに分割され
ており、そして、キャッシュメモリ１１、２１、３１は
、メモリユニット５のブロックを格納する複数のエント
リからなる。さらに、各エントリは、メモリユニット５
のブロックを識別するためのアドレス情報を格納するタ
グ部と、このタグ部に格納している情報が有効であるか
、または、無効であるかを示すバリッド部と、メモリユ
ニット５のブロックの内容を書き換えずにキャッシュメ
モリに格納しているブロックの内容を書き換えたか、書
き換えていないかを示すモディファイ部と、他の処理ユ
ニットのキャッシュメモリにも同一のブロックが格納さ
れているか、または、自処理ユニットのキャッシュメモ
リにのみ格納しているかを示す共有部と、そして、メイ
ンメモリのブロック内容を格納するデータ部からなる。

例えば、バリッド部では、タグ部に格納している情報が
有効であれば「１」、無効の場合は「０」で表し、モデ
ィファイ部では、メモリユニット５のブロックの内容を
書き換えずにキャッシュメモリに格納しているブロック
の内容を書き換えた場合は「１」、書き換えていない場
合は「０」で表し、そして、共有部では、他の処理ユニ
ットのキャッシュメモリにも同一のブロックが格納され
ている場合は「１」、自処理ユニットのキャッシュメモ
リにのみ格納している場合は「０」で表す。

さらに、各キャッシュメモリ１１、２１、３１は、一定
周期で値が「＋１」されるリトライタイマ１１１、２１
１、３１１を持つ。

上述のように、モディファイ部に格納される情報が「１
」の場合は、プロセッサからのブロックの書き換えを、
キャッシュメモリ上のブロックに対してのみ行ない、メ
モリユニット５上のブロックは書き換えなかったことを
示す。

また、共有部に格納している情報が「１」の場合は、他
の処理ユニットのキャッシュメモリにも、同一のブロッ
クが格納されているので、プロセッサからのブロックの
書き換え時に、キャッシュメモリのデータ部と、メモリ
ユニット５とを書き換え、他の処理ユニットにも、ブロ
ックを書き換えたことを通知する必要があることを示す
。

マルチプロセッサシステムにおいては、各処理ユニット
内のプロセッサから読みだしたメモリユニット５上の同
一のブロックの内容は一致している必要がある。このた
めに、あるキャッシュメモリ内でモディファイ部が「１
」であるブロックが存在したとき、他のキャッシュメモ
リにおいて、同一のブロックを格納しているエントリが
存在することはない。

もし、このようなブロックが存在すると、各プロセッサ
が同一のブロックを読みだしたとき、それぞれのプロセ
ッサのキャッシュメモリから、異なる内容が読みだされ
るため、処理に矛盾が発生する。

以下、プロセッサ１０が、メモリユニット５のアドレス
ａで指定されるブロックａへアクセスする場合に関して
説明する。

プロセッサ１０は、信号線１００を介してキャッシュメ
モリ１１に、ブロックａの読みだし、または、書き換え
を指示する。この時、以下の処理状態が考えられる。

（■）プロセッサからの読みだしがヒットした場合：キ
ャッシュメモリ１１は、キャッシュメモリ１１内のエン
トリを検索し、ブロックアドレスａと、タグ部に格納し
ている内容とが一致し、かつ、バリッド部に格納してい
る値が「１」であるエントリが存在（ヒット）したとき
、プロセッサ１０からのアクセスが読みだし要求であれ
ば、当該エントリのデータ部に格納してあるブロックを
チップバス１００を介してプロセッサ１０に転送し、プ
ロセッサからの読みだし要求処理を完了する。

（■）プロセッサからの書き換えがヒットした場合：ヒ
ットしたブロックａに対するプロセッサ１０からのアク
セスが書き換え要求であり、かつ、モディファイ部のビ
ットが「１」であるか、共有部のビットが「０」であれ
ば、当該エントリのデータ部に格納してあるブロックを
、チップバス１００から入力した値に書き換えると共に
、モディファイ部を「１」として、プロセッサからの書
き換え要求処理を終了する。

ヒットしたブロックａに対するプロセッサ１０からのア
クセスが書き換え要求で、かつ、モディファイ部が「０
」で、さらに、共有ビットが「１」であれば、キャッシ
ュメモリ１１は、信号線１０１を介して、システムバス
の使用要求を、バスマスタコントローラ６に知らせる。

バスマスタコントローラ６は、予め定められた手続きに
従い、一つのキャッシュメモリにのみ、システムバス２
４の使用許可を与える。

信号線１０２を介して、システムバス２４の使用許可が
、キャッシュメモリ１１に与えられたとき、キャッシュ
メモリ１１は、リトライタイマの値を「０」とし、書き
換えるブロックのアドレスａをアドレスバス４０に出力
し、書き換えるデータをデータバス４１に出力し、メモ
リユニット５に対する書き換え指示をリード／ライトバ
ス４２に出力し、アクセススタート指示バス４３にアク
セスの開始を指示する。

処理ユニット２、３、および、メモリユニット５は、ア
クセススタート指示バス４３からの指示に基づき、処理
ユニットが出力した書き換え指示、アドレス、および、
データを受信する。

メモリユニット５は、リード／ライトバス４２から書き
換え指示を受け取り、アドレスバス４０から入力したア
ドレスで指定されるブロックａを、データバス４１から
入力した内容に書き換える。

一方、処理ユニット２、３は、以下の処理を行なう。尚
、ここで、処理ユニット２、３は、同一の動作を行なう
ので、処理ユニット２の動作のみを説明する。

処理ユニット２のキャッシュメモリ２１は、処理ユニッ
ト１がアドレスバス４０に出力したアドレスａを入力し
、キャッシュメモリ２１のエントリを検索し、リード／
ライトバス４２により書き換えが指示されている場合、
ブロックアドレスａと、タグ部に格納されているタグ部
の内容とが一致し、かつ、バリッド部に格納されている
値が「１」であるエントリが存在すれば、このエントリ
のバリッド部の内容を「０」として、ブロックを無効化
する。

そして、メモリユニット５は、応答バス４５に、応答を
出力中であることを示す信号を出力し、処理ユニットか
らの書き換え要求を完了する。

（■）プロセッサからの読みだし、または、書き換えが
ヒットしなかった場合： プロセッサ１０からの読みだし、または、書き換えるブ
ロックがヒットしなかった場合には、キャッシュメモリ
１１は、信号線１０１を介して、システムバスの使用要
求を、バスマスタコントローラ６に知らせる。バスマス
タコントローラ６は、予め定められた手続きに従い、一
つのキャッシュメモリにのみ、システムバス２４の使用
許可を与える。

信号線１０２を介して、システムバス２４の使用許可が
キャッシュメモリ１１に与えられたとき、キャッシュメ
モリ１１は、リトライタイマ１１１の値を「０」とし、
読みだすブロックのアドレスａをアドレスバス４０に出
力し、メモリユニット５に対する読みだし指示をリード
／ライトバス４２に出力する。プロセッサ１０からの要
求が書き換え要求であれば、書き換え予約指示バスに書
き換えの予約を指示する信号を出力し、読みだすブロッ
クのアドレスａをアドレスバス４０に出力し、アクセス
スタート指示バス４３にアクセスの開始を指示する。

処理ユニット２、３、およびメモリユニット５は、アク
セススタート指示バス４３から与えられた指示により、
処理ユニット１が出力したシステムバス２４上の値を受
信する。

そして、メモリユニット５は、リード／ライトバス４２
から読みだし指示を受け取り、アドレスバス４０からブ
ロックアドレスａを入力し、ブロックａの読みだしを行
なう。

一方、処理ユニット２、３は、以下の処理を行なう。尚
、ここで、処理ユニット２、３は、同一の動作を行なう
ので、処理ユニット２の動作のみを説明する。

処理ユニット２のキャッシュメモリ２１は、処理ユニッ
ト１がアドレスバス４０に出力したアドレスａを入力し
、キャッシュメモリ２１のエントリの検索を行なう。

ブロックアドレスａと、タグ部に格納している内容とが
一致し、かつ、モディファイ部に格納している値が「１
」であるエントリが存在したとき、中断指示バス４７に
、中断を指示する信号を出力し、メモリユニット５に中
断を指示する。

また、ブロックアドレスａと、タグ部に格納している内
容とが一致し、かつ、バリッド部に格納している値が「
１」であるエントリが存在すれば、共有バス４８に、ブ
ロックａを共有している旨を出力する。

メモリユニット５は、処理ユニット２、３から中断指示
バス４７を介して中断が指示されなければ、ブロックａ
の最新の内容は、メモリ上に存在するので、ブロックａ
を読みだす。そして、メモリユニット５は、読みだした
ブロックをデータバス４１に出力し、また、メモリユニ
ット５が応答バス４５に応答を出力中であることを示す
信号を出力し、処理ユニット１からの読みだし要求を完
了する。

また、メモリユニット５は、処理ユニット２、３（ここ
では、処理ユニット２）から中断指示バス４７を介して
中断が指示されると、ブロックの最新情報は処理ユニッ
ト２、３（ここでは、処理ユニット２）のキャッシュメ
モリ内に存在するので、ブロックａの読みだしを中断し
、リトライバス４６に、リトライを指示する信号を出力
する。それと共に、応答バス４５に、応答を出力中であ
ることを示す信号を出力する。

そして、処理ユニット１からのブロックａの読みだしに
対して中断指示を出力した処理ユニット２のキャッシュ
メモリ２１は、信号線２０１を介して、システムバス２
４の使用要求をバスマスタコントローラ６に知らせる。

バスマスタコントローラ６から、信号線２０２を介して
、システムバス２４の使用許可がキャッシュメモリ２１
に与えられたとき、キャッシュメモリ２１は、メモリユ
ニット５に対する書き換え指示をリード／ライトバス４
２に、書き換えるブロックａのアドレスをアドレスバス
４０に、ブロックａをデータバス４１に出力し、アクセ
ススタート指示バス４３に、アクセスの開始を指示する
信号を出力する。

そして、メモリユニット５は、リード／ライトバス４２
から書き換え指示を受け取り、アドレスバス４０からブ
ロックアドレスａで指定されるメモリユニット上の内容
を、データバス４１から入力した内容に書き換える。こ
の書き換えが正常に終了すれば、応答バス４５に、応答
を出力中であることを示す信号を出力する。

また、処理ユニット２のキャッシュメモリ２１は、応答
バス４５を介して、上述の書き換えが正常に完了したこ
とを知ると、ブロックａを格納していたエントリのモデ
ィファイ部の値を「１」から「０」に書き換えて処理を
終了する。

このように、処理ユニット２が行なう書き換え処理を、
特に、書き戻しと呼び、処理ユニット１が行なうリトラ
イ処理は、処理ユニット２からの書き戻しが完了した後
に行なわれる読みだしまでの間、繰り返される。

ここで、処理ユニット１は、共有バス４８に、ブロック
ａを共有していることを示す信号が出力されていれば、
ブロックを格納するエントリの共有部に値「１」を格納
する。

また、処理ユニット１は、リトライバス４６を介してリ
トライ指示を受け取ると、リトライタイマ値が、予め定
められた値（オーバーフロー値）となるのを契機として
、上述と同様に、システムバスの使用権を獲得して、メ
モリユニット５からブロックａを読みだす処理を繰り返
す。

このように、処理ユニット１が行なうリトライ処理は、
処理ユニット２からの書き戻しが完了した後に行なわれ
る読みだしまでの間、何回も繰り返される。

尚、このようなマルチプロセッサシステムのバス制御に
関しては、例えば、ヴィエムイー　メンバ（ＶＭＥ　Ｍ
ＥＭＢＥＲ）「ヴィ・エム・イーバス（ＶＭＥｂｕｓ）
アーキテクチヤ・マニュアルリビジヨン　Ｃ．１」（Ｃ
Ｑ出版）に記載されている。

［発明が解決しようとする課題］ 第２図に示した従来のマルチプロセッサシステムにおい
て、システムバスの信頼性という点から、上述のシステ
ムバス２４の信号は、二つの種類に分類される。

まず、アドレスバス４０、データバス４１（メモリユニ
ットの書き換え時）、リード／ライトバス４２、アクセ
ススタート指示バス４３、および、書き換え予約バス４
４に出力される信号は、バスの使用権を有する処理ユニ
ットが出力する信号であり、データバス４１（メモリユ
ニットからの読みだし時）、応答バス４５、および、リ
トライバス４６は、メモリユニット５が出力する信号で
ある。

このように、ある時間において、一つの処理ユニットや
メモリから出力される信号の信頼性を高めるために、従
来技術では、転送する信号にパリティなどの冗長な信号
を付加して信号を転送する。

このことにより、受信側で、誤りを検出した場合は、送
信元である処理ユニットまたはメモリユニットヘリトラ
イなどを指示することにより、矛盾なく処理を実行する
ことが可能である。

次に、中断指示バス４７や、共有バス４８に出力される
信号は、システムバス使用権を獲得した処理ユニットか
らのアクセスに対応して、不特定の任意の数の処理ユニ
ットが出力する信号（応答信号）である。

これらの信号に関しては、障害を検出しても、障害が発
生したことを送信側へ通知する手段がない。そのために
、従来、パリティなどの冗長な信号を付加して信号の信
頼性を高めることは行なわれていなかった。

しかし、これらの信号の障害が発生した場合に処理を続
行すると、第２図のシステムバス２４を有するマルチプ
ロセッサシステムにおいては、以下のような処理の矛盾
が発生する。

まず、共有バス４８に出力される信号に関しては、例え
ば、処理ユニット１がキャッシュメモリ１１のブロック
ａを読みだす場合、ブロックａが処理ユニット２のキャ
ッシュメモリ２１内にも存在（キャッシュメモリ２１の
モディファイ部が「０」）すれば、処理ユニット２は、
共有バス４８に、ブロックａを共有していることを示す
信号を出力する。

ここで、もし、処理ユニット２が共有バス４８に出力し
た信号を、処理ユニット１が、正常に受信できなかった
場合には、ブロックａは、処理ユニット１のキャッシュ
メモリ１１のエントリに登録され、そのエントリの共有
部には、値「０」が格納され、他の処理ユニット２、３
のキャッシュメモリ２１、３１には、ブロックａは登録
されていないものとなる。

そして、この状態で、処理ユニット１内のプロセッサ１
０からブロックａに対して書き換え要求が発生すると、
キャッシュメモリ１１上のブロックのみが書き換えられ
が、処理ユニット２内のキャッシュメモリ２１のブロッ
クａを無効化する処理は行なわれない。これは、上述の
（■）におけるプロセッサからの書き換えがヒットした
場合に該当する。

そのために、以降、処理ユニット１のプロセッサ１０か
ら、キャッシュメモリ１１のブロックａを読みだした場
合と、処理ユニット２のプロセッサ２０からキャッシュ
メモリ２１のブロックａを読みだした場合とでは、異な
る値を読みだすことになり、処理の矛盾が発生する。

次に、中断指示信号に関しても、中断指示信号がメモリ
ユニット５で正常に受信されなかった場合には、他の処
理ユニットで更新される前のブロックが処理ユニットに
転送されることになるため、処理の矛盾が発生する。

さらに、マルチプロセッサシステムにおいては、各処理
ユニットから発生するシステムバス２４での競合が全体
の性能を決定するので、システムの性能を向上させるた
めに、各処理ユニットから発生するシステムバス２４へ
のアクセス回数を削減する必要がある。

そこで、例えば、処理ユニット１が要求したブロックが
、処理ユニット２のキャッシュメモリ２１に格納されて
おり、かつ、モディファイ部に「１」が格納されている
場合には、リトライ応答を受信した処理ユニット１は、
自処理ユニットから要求したブロックが、システムバス
２４を介して、他の処理ユニット（ここでは、処理ユニ
ット２）から書き戻されるのを監視する。ここで、処理
ユニット１は、処理ユニット２からメモリユニット５へ
書き戻されるブロックを自キャッシュメモリ１１に格納
する（以下、この処理をスチールと呼ぶ）。このことに
より、処理ユニット１のリトライアクセスが不要となる
ので、システムバスに発生するアクセスを削減すること
ができる。

しかし、単純にスチールを行なうと、以下に述べるよう
に、各処理ユニットに格納されるブロックの内容に矛盾
が発生してしまう。

例えば、処理ユニット１において、プロセッサ１０から
の読みだしを要求されたブロックａがミスヒットして、
メモリユニット５からブロックａを読みだす場合に、処
理ユニット２のキャッシュメモリ２１にブロックａがモ
ディファイブロックとして登録されていれば、処理ユニ
ット２は、中断指示を行ない、処理ユニット１は、処理
ユニット２からのブロックａの書き戻しを待つ。

この時、処理ユニット２からのブロックａの書き戻しが
行なわれる前に、処理ユニット３において、プロセッサ
３０からの書き換えを要求されたブロックがミスヒット
し、メモリユニット５からのブロックａの読みだし（書
き換え予約指示を伴った読みだし）を行なうと、処理ユ
ニット２は中断指示を行ない、処理ユニット３は、処理
ユニット２からのブロックａの書き戻しを待つ。

このように、処理ユニット１と処理ユニット３とがブロ
ックａの書き戻し持ちの状態において、処理ユニット２
がブロックａの書き戻しを行なうと、処理ユニット１と
処理ユニット３の両方がスチールを行ない、二つの処理
ユニット１、３のキャッシュメモリ１１、３１にブロッ
クａが格納されることになる。

しかし、処理ユニット３では、プロセッサからの書き換
え要求に対してミスヒットが発生したため、ブロックａ
の書き換えが行なわれる。このために、処理ユニット１
および処理ユニット３に格納されているブロックａの内
容に不一致が生じることになる。

このような矛盾は、一般に、二つ以上の処理ユニットに
より、同一のブロックのスチールを行ない、一つの処理
ユニットが書き換え予約付きのブロックアクセスである
ときに生じる。

このような問題に対応するために、ミスヒットしたブロ
ックの転送を待っている処理ユニットは、転送を待って
いる同一のブロックへ他の処理ユニットがブロック要求
を行なった場合には、後からブロックを要求した処理ユ
ニットに対して、スチールを禁止することを通知するス
チール禁止バス４９を用いることにより、上述の矛盾を
回避することができる。尚、このようなスチール禁止バ
スに関する従来技術は、平成２年１０月２９日付出願の
明細書「システムバス制御方法」および図面に記載され
ている。

しかし、システムバス２４に障害が発生して、他の処理
ユニットがスチール禁止バス４９に出力した内容を正常
に受信できなかった場合、共有バス４８および中断指示
バス４７と同様に、処理の矛盾が発生する。

以上のように、従来の技術では、不特定の処理ユニット
から出力される共有バス、中断指示バス、および、スチ
ール禁止バスなど、アクセス要求元の処理ユニットに対
応する応答信号を伝送する応答バスの高信頼化が図られ
ておらず、応答バス上でこれらの信号に障害が発生した
場合、各キャッシュメモリに格納されるブロックに不一
致が生じ、プロセッサで実行される処理に矛盾が発生す
るなどの問題があった。

本発明の目的は、これら従来技術の課題を解決し、共有
バス、中断指示バス、および、スチール禁止バスなどの
応答バスを二重化することにより、システムバスの信頼
性を高め、マルチプロセッサシステムの性能を向上する
ことを可能とする多重バスマルチプロセッサシステムを
提供するものである。

［課題を解決するための手段］ 上記目的を達成するため、本発明の多重バスマルチプロ
セッサシステムは、メモリユニットを共有する複数の処
理ユニットが共通のシステムバスで接続されるマルチプ
ロセッサシステムであり、かつ、処理ユニットの任意の
一つから出力された他の処理ユニットもしくはメモリユ
ニットへのアクセス信号に対応して、他の処理ユニット
から出力される第１の応答信号を伝送する第１の応答バ
スを有するマルチプロセッサシステムにおいて、他の処
理ユニットから出力される第１の応答信号を、第１の応
答信号およびこの第１の応答信号と同じ意味をなす第２
の応答信号に分けてシステムバスに送出する出力信号分
岐部と、第２の応答信号を第１の応答バスと並行して伝
送する第２の応答バスと、第２の応答バスと第１の応答
バスからの信号の両方もしくはいずれかの一方が、第１
の応答信号を意味する信号であれば、第１の応答信号を
意味する信号を、アクセス信号を出力した処理ユニット
もしくはメモリユニットに入力する応答信号検出部とを
設けたことを特徴とする。

［作用］ 本発明においては、共有バス、中断指示バス、および、
スチール禁止バスなどの応答バスを、第１の応答バスと
第２の応答バスの二つに二重化する。

また、処理ユニットの任意の一つから出力されたアクセ
ス信号に対応する他の処理ユニットからの応答信号を、
出力信号分岐部で、第１の応答信号と第２の応答信号に
分ける。第２の応答信号は、第１の応答信号とまったく
同じものでも良いし、反転させたものでも良く、第１の
応答信号と相関があり、結果として、第１の応答信号と
同じ意味を示すものであれば良い。

そして、第１の応答信号と第２の応答信号を、それぞれ
、第１の応答バスと第２の応答バスを介して並行して伝
送する。

第１の応答バスと第２の応答バスの少なくとも一方から
応答信号が伝送されてくれば、各処理ユニットおよびメ
モリユニットは、応答信号検出部を介して応答信号を受
け取り、この応答信号に基づき、処理を継続する。

このように、応答信号の伝送用のバスを二重化すること
により、一方のバスに障害が発生した場合にも、応答信
号の授受を確実に行なうことができ、各処理ユニットは
矛盾なく処理を継続することができる。

［実施例］ 以下、本発明の実施例を、図面により詳細に説明する。

第１図は本発明を施したマルチプロセッサシステムの本
発明に係るシステムバスの構成の一実施例を示すブロッ
ク図である。

第２図で示した従来のマルチプロセッサシステムの構成
において、キャッシュメモリ１１、２１、３１、および
、メモリユニット５に接続されたシステムバス２４に、
信号線を追加したものであり、特に、第２図における処
理ユニット１のキャッシュメモリ１１の接続構成を代表
として示し、他の処理ユニット２、３のキャッシュメモ
リ２１、３１も同一の接続構成となる。

本実施例のシステムバス４は、第２図におけるシステム
バス２４と同様に、アドレスバス４０、データバス４１
、リード／ライトバス４２、アクセススタートバス指示
バス４３、書き換え予約バス４４、応答バス４５、リト
ライバス４６、中断指示バス４７、共有バス４８、スチ
ール禁止バス４９からなり、そして、特に、応答バスで
ある中断指示バス４７、共有バス４８、および、スチー
ル禁止バス４９の三つを二重化して（第１の応答バスと
第２の応答バス）、中断指示バス４７０、４７１、共有
バス４８０、４８１、および、スチール禁止バス４９０
、４９１として構成したものである。

また、この第１図において、１２１はキャッシュメモリ
１１からスチール禁止信号が出力される信号線、１２２
は他の処理ユニットが出力したスチール禁止信号がキャ
ッシュメモリ１１に入力される信号線、１２３はキャッ
シュメモリ１１からの共有信号が出力される信号線、１
２４は他の処理ユニットが出力した共有信号がキャッシ
ュメモリ１１に入力される信号線、１２５はキャッシュ
メモリ１１からの中断指示信号が出力される信号線であ
る。

また、１３１〜１３６は本発明の出力信号分岐部を構成
する出力バッファ（図中、Ｂと記載）であり、１４１〜
１４２、５３１は本発明の応答信号検出部を構成する論
理和ゲート（図中、ＯＲと記載）である。

出力バッファ１３１〜１３６は、システムバス４の二重
化された中断指示バス４７０、４７１、共有バス４８０
、４８１、スチール禁止バス４９０、４９１のそれぞれ
に接続され、また、論理和ゲート５３１は中断指示バス
４７０、４７１に、論理和ゲート１４１〜１４２は共有
バス４８０、４８１、スチール禁止バス４９０、４９１
のそれぞれに接続されている。

また、５はメモリユニットであり、特に、各処理ユニッ
トが出力した中断指示を入力するための信号線５２１は
、論理和ゲート５３１を介して中断指示バス４７０、４
７１に接続されている。

このような構成により、本実施例のマルチプロセッサシ
ステムにおいては、システムバス４を介して次のような
信号のやり取りが行なわれる。

まず、キャッシュメモリ１１が、信号線１２５に、中断
指示（例えば、値「１」）を出力した場合、中断指示バ
ス４７０、４７１のそれぞれには、出力バッファ１３５
、１３６を介して同一の信号（「１」）が出力される。

また、キャッシュメモリ１１が、信号線１２３に、ブロ
ックを共有していること（例えば、値「１」）を出力し
た場合、共有バス４８０、４８１のそれぞれには、出力
バッファ１３３、１３４を介して同一の信号（「１」）
が出力される。

また、キャッシュメモリ１１が、信号線１２１に、スチ
ール禁止を指示すること（例えば、値「１」）を出力し
た場合、スチール禁止バス４９０、４９１のそれぞれに
は、出力バッファ１３１、１３２を介して同一の信号（
「１」）が出力される。

このように同一の信号が多重に出力されることにより、
以下のようにして、矛盾の発生が回避される。

まず、例えば、キャッシュメモリ１１から、信号線１２
５と出力バッファ１３５、１３６を介して、中断指示バ
ス４７０、４７１上に中断指示が出力されているときに
、出力されている値の一方が、システムバス４の障害に
より、値「１」から値「０」になった場合、障害が発生
しなかったバスの信号の値は「１」であり、論理和ゲー
ト５３１から信号線５２１を介して、メモリユニット５
に、中断を指示する値「１」が正常に入力される。

このことにより、矛盾が発生しない。

また、中断指示バス４７０、４７１上に中断指示が出力
されていないときに、中断指示バス４７０、４７１の一
方が、システムバス４の障害により、値「０」から値「
１」になった場合は、障害が発生したバスの信号の値は
「１」であり、論理和ゲート５３１から信号線５２１を
介して、メモリユニット５に、中断を指示する値「１」
が入力される。しかし、この場合、実際には、いずれの
処理ユニットからも、中断指示は出力されていないので
、処理ユニットからは、再度アクセスが実行（リトライ
）される。このことにより、矛盾が発生しない。

次に、例えば、他の処理ユニットから、共有バス４８０
、４８１上に、アクセス中のブロックを共有しているこ
とを示す信号が出力されているときに、出力されている
値の一方が、システムバス４の障害により、値「１」か
ら値「０」になった場合、障害が発生しなかったバスの
信号の値は「１」であり、論理和ゲート１４２から信号
線１２４を介して、アクセス中のブロックが共有されて
いることを示す値「１」が、キャッシュメモリ１１に入
力される。このことにより、矛盾が発生しない。

また、共有バス４８０、４８１上に、アクセス中のブロ
ックを共有していることを示す信号が出力されていない
ときに、共有バス４８０、４８１の一方が、システムバ
ス４の障害により、値「０」から値「１」になった場合
は、障害が発生したバスの信号の値は「１」であり、論
理和ゲート１４２から信号線１２４を介して、アクセス
中のブロックが共有されていることを示す値「１」が、
キャッシュメモリ１１に入力される。この場合、実際に
は、いずれの処理ユニットからも、共有されていること
を示す信号は出力されていないが、共有されていないブ
ロックを共有されているブロックとしてキャッシュメモ
リ１１に格納する。このようにしても、当該ブロックを
初めて書き換えるときに余分なバスサイクルを発生する
だけであり、処理の矛盾は発生しない。

次に、例えば、他の処理ユニットからスチール禁止バス
４９０、４９１上に、スチール禁止を指示する信号が出
力されているときに、出力されている値の一方が、シス
テムバス４の障害により、値「１」から値「０」になっ
た場合、障害が発生しなかったバスの信号の値は「１」
であり、論理和ゲート１４１から信号線１２２を介して
、スチールを禁止することを示す値「１」が、キャッシ
ュメモリ１１に入力される。このことにより、矛盾が発
生しない。

また、スチール禁止バス４９０、４９１上に、スチール
禁止を指示する信号が出力されていないときに、スチー
ル禁止バス４９０、４９１の値の一方が、システムバス
４の障害により、値「０」から値「１」になった場合は
、障害が発生したバスの信号の値は「１」であり、論理
和ゲート１４１から信号線１２２を介して、スチールを
禁止することを示す値「１」が、キャッシュメモリ１１
に入力される。この場合、実際には、いずれの処理ユニ
ットからも、スチールを禁止する信号は出力されていな
いが、スチールは、システムバス４に発生するアクセス
回数を削減するために行なわれる処理であるため、スチ
ールが可能なブロックに対してスチールを行なわなくと
も、処理の矛盾は発生しない。

以上述べたように、本実施例のシステムバスは、不特定
、複数の処理ユニットが出力する中断指示バス、共有バ
ス、および、スチール禁止バスなどの応答バスを二重化
し、かつ、出力信号分岐部としての出力バッファや、応
答信号検出部としての論理和ゲートなど、簡単な回路を
処理ユニットとメモリユニットに付加している。このこ
とにより、これらのバスのいずれか一方の信号線に障害
が発生した場合でも、矛盾なく処理を継続することが可
能となる。

尚、本発明においては、出力信号分岐部（出力バッファ
）および応答信号検出部（論理和ゲート）は、それぞれ
、処理ユニットやメモリユニットと同一基板上に構成し
ても良いし、別の構成としても良い。

また、本実施例では、二重化した信号線に、同一の値「
１」を出力したが、本発明はこのような信号状態に限る
ものではない。

例えば、二重化した応答バスのいずれか一方に接続され
る出力バッファおよび論理和ゲートの入力にインバータ
を設けて構成し、二重化した信号の一方の信号線に値「
１」を、他方の信号線に値「０」を出力し、受信側では
、同一の値が応答信号検出部に入力された（障害が発生
した）場合でも、この信号が有効であるとして処理を継
続するものでも良い。すなわち、バス上の信号は、電磁
波などの外的要因により、「１」から「０」に変化して
しまうことがあるが、このような構成にすることにより
、この異常変化による影響を防止することができる。

［発明の効果］ 本発明によれば、二重化した信号線の一方に障害が発生
した場合でも、各処理ユニットは矛盾なく処理を継続す
ることができ、システムバスの信頼性が高まり、マルチ
プロセッサシステムの性能を向上することが可能である
。

【図面の簡単な説明】

第１図は本発明を施したマルチプロセッサシステムの本
発明に係るシステムバスの構成の一実施例を示すブロッ
ク図、第２図は従来のマルチプロセッサシステムの構成
を示すブロック図である。 １〜３：処理ユニット、４：システムバス、５：メモリ
ユニット、６：バスマスタコントローラ、１０：プロセ
ッサ、１１：キャッシュメモリ、２０：プロセッサ、２
１：キャッシュメモリ、２４：システムバス、３０：プ
ロセッサ、３１：キャッシュメモリ、４０：アドレスバ
ス、４１：データバス、４２：リード／ライトバス、４
３：アクセススタートバス指示バス、４４：書き換え予
約バス、４５：応答バス、４６：リトライバス、４７：
中断指示バス、４８：共有バス、４９：スチール禁止バ
ス、１００：チップバス、１０１〜１０２：信号線、１
１１：リトライタイマ、１２１〜１２５信号線、１３１
〜１３６：出力バッファ、１４１〜１４２：論理和ゲー
ト、２００：チップバス、２０１〜２０２：信号線、２
１１：リトライタイマ、３００：チップバス、３０１〜
３０２：信号線、３１１：リトライタイマ、４７０〜４
７１：中断指示バス、４８０〜４８１：共有バス、４９
０〜４９１：スチール禁止バス、５２１：信号線、５３
１：論理和ゲート。

Claims (1)

【特許請求の範囲】
1. 【請求項１】メモリユニットを共有する複数の処理ユニ
   ットが共通のシステムバスで接続されるマルチプロセッ
   サシステムであり、かつ、上記処理ユニットの任意の一
   つから出力された他の処理ユニットもしくは上記メモリ
   ユニットへのアクセス信号に対応して、上記他の処理ユ
   ニットから出力される第１の応答信号を伝送する第１の
   応答バスを有するマルチプロセッサシステムにおいて、
   上記他の処理ユニットから出力される第１の応答信号を
   、該第１の応答信号、および、該第１の応答信号と同じ
   意味をなす第２の応答信号に分けて上記システムバスに
   送出する出力信号分岐手段と、該第２の応答信号を上記
   第１の応答バスと並行して伝送する第２の応答バスと、
   該第２の応答バスと上記第１の応答バスからの信号の両
   方もしくはいずれかの一方が、上記第１の応答信号を意
   味する信号であれば、該第１の応答信号を意味する信号
   を、上記アクセス信号を出力した処理ユニットもしくは
   上記メモリユニットに入力する応答信号検出手段とを設
   けたことを特徴とするバス多重マルチプロセッサシステ
   ム。