JPH04335549A - 性能評価用半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路の基本ゲート
の性能を評価するのに用いられるリング発振器を備えた
性能評価用半導体集積回路に関するものである。

【０００２】

【従来の技術】従来は、論理回路の基本ゲートを評価す
る性能評価用回路として、その最小構成単位であるイン
バータを直列に奇数個並べることによって実現されるリ
ング発振器を用いていた。そして、この回路の発振周期
をオシロスコープや周波数カウンタによって求め、さら
にインバータ１段当たりの遅延時間を計算で求めること
によって、基本ゲート性能を評価していた。

【０００３】

【発明が解決しようとする課題】ところで、基本ゲート
性能が向上すると、必然的にリング発振器の発振周期も
短くなり、これを測定するための測定系に考慮が必要と
なる。例えば、基本ゲート遅延が５０ｐｓであった場合
、これを図３のようなインバータを１９段接続したリン
グ発振器の発振周期は約５３０ＭＨｚとなる。この発振
周期を測定するためには、通常の１５０ＭＨｚ程度の周
波数カウンタなどでは対応できないため、新たに十分な
帯域を持ったオシロスコープなどを準備しなければなら
ない。

【０００４】ここで基本ゲートの遅延時間が十分に速い
場合、オシロスコープなどの簡便な測定系でのリング発
振器の測定には、例えばリング発振器の段数を多くすれ
ばよい。前述した例でのインバータの段数を１０倍の１
９１段にすれば、発振周期は５３ＭＨｚ程度まで遅くな
る。

【０００５】しかし、このようにインバータの段数を増
やせば、それだけ素子数が多くなり歩留りが低下する。 ことに新設計の基本ゲートなどは通常よりも歩留りが低
下するために、リング発振器の歩留りが低くなりすぎて
、基本ゲートの性能評価に支障をきたすことも考えられ
る。

【０００６】本発明は、このような歩留りの低下を招く
ことなく、オシロスコープなどの簡便な測定系でリング
発振器の振幅周期を観察できる基本ゲート性能評価用半
導体集積回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明の性能評価用半導体集積回路には、奇数個
のインバータをリング状に接続したリング発振器と、こ
のリング発振器の出力信号を分周させる分周器とが備え
られている。

【０００８】

【作用】本発明の性能評価用半導体集積回路は、以上の
ように構成されるので、リング発振器からの出力信号が
分周器によって周期の長い信号に変換される。この変換
後の信号であれば、オシロスコープなどの簡便な測定系
で容易に基本ゲート性能を測定できる。

【０００９】

【実施例】以下、添付図面の図１と図２を参照して、本
発明の一実施例を説明する。

【００１０】図１は本発明の一実施例に係る性能評価用
半導体集積回路の構成図である。本実施例の性能評価用
半導体集積回路は、リング状に接続された１９個のイン
バータからなるリング発振器１０と、このリング発振器
１０と出力端子２０との間に備えられた分周器３０とか
ら構成されている。この分周器３０には、Ｄ−フリップ
フロップ回路３１〜３３が備えられ、リング発振器１０
からの出力信号を１６倍の周期の信号に変換している。 本実施例の集積回路は、同一半導体ウェハ上に形成され
る複数の集積回路の中から、少なくとも１個の集積回路
が割り当てられる。そして、この回路の性能を測定する
ことにより、同一半導体ウェハから作成された他の半導
体チップ上の集積回路の基本ゲート性能が評価できるの
である。

【００１１】次に、本実施例の回路の動作について説明
する。まず、リング発振器１０のある接続点における状
態は、次のインバータで反転し、また次のインバータで
反転して行き、１９個のインバータを経て一周すると、
インバータが１９個と奇数個であるために反転した状態
になる。次にもう一周してくると元の状態に戻る。こう
して、リング発振器１０は自己発振を起こす。その発振
周波数は、 ｆＲ．０　＝１／（２Ｎｔｐｄ） となる。ここでＮはインバータの個数（本実施例では１
９個）、ｔｐｄはインバータ１段あたりの信号伝搬遅延
時間である。例えばｔｐｄ＝３０ｐｓとすると、発振周
波数ｆＲ．０　は、 ｆＲ．０　＝１／（２×１９×３０）＝約８８０ＭＨｚ
となる。この信号が分周器３０に与えられて、約５５Ｍ
Ｈｚの信号に変換される。この変換後の信号であれば周
波数が短いので、簡便な測定系での測定が可能である。 もし最大１５０ＭＨｚまで測定できる周波数カウンタが
あれば、本実施例ではインバータ１段あたりの遅延時間
約１１ｐｓのものまで測定できる。本実施例では、リン
グ発振器１０のインバータの段数は１９であるが、これ
に限らず奇数段であればいくらでもよい。また、分周器
３０の分周比についても１／１６以外でもよい。さらに
、リング発振器１０と分周器３０との間に波形整形のた
めの出力バッファとしてインバータもしくは増幅器等が
あってもよい。

【００１２】次に図２の実施例について説明する。図２
は本発明の一実施例に係る性能評価用半導体集積回路の
構成図である。この回路では、リング発振器１１０と分
周器１２０との間にカップリングコンデンサ１３０を挿
入して、ＤＣバイアスをかけることによって出力信号の
レベル変換を行っている。つまり、コンデンサ１３１で
一旦電荷をためて、この電荷を抵抗１３２と抵抗１３３
で分割して、レベル変換を行っているのである。このレ
ベル変換後の信号が分周器１２０に与えられる。

【００１３】本実施例では、カップリングコンデンサ１
３０を用いて出力信号のレベル変換を行っているので、
リング発振器１１０の基本ゲートと分周器１２０の基本
ゲートとが異なっていても、基本ゲート性能の測定する
ことができる。例えば、リング発振器１１０にはＤＣＦ
Ｌ（ｄｉｒｅｃｔ　ｃｏｕｐｌｅｄ　ＦＥＴ　ｌｏｇｉ
ｃ　　）、分周器１２０にはＳＣＦＬ（ｓｏｕｒｃｅ　
ｃｏｕｐｌｅｄ　ＦＥＴ　ｌｏｇｉｃ）を用いることも
できる。

【００１４】なお、図１および図２の実施例は、どちら
も分周器にＤ−フリップフロップを用いているが、他の
回路形式で作製された分周器でもよい。

【００１５】

【発明の効果】以上、詳細に説明した通り本発明によれ
ば、リング発振器からの出力信号が分周器によって周期
の長い信号に変換される。この変換後の信号であれば、
オシロスコープなどの簡便な測定系で容易に基本ゲート
性能を測定できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る性能評価用半導体集積
回路の構成図である。

【図２】本発明の一実施例に係る性能評価用半導体集積
回路の構成図である。

【図３】従来例に係る性能評価用半導体集積回路の構成
図である。

【符号の説明】

１０…リング発振器 ２０…出力端子 ３０…分周器 ３１…Ｄ−フリップフロップ ３２…Ｄ−フリップフロップ ３３…Ｄ−フリップフロップ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　同一半導体ウェハ上に形成された複数
   の集積回路の性能を評価するため、この半導体ウェハを
   切断してできる半導体チップの中の少なくとも１個の半
   導体チップ上に形成された性能評価用半導体集積回路に
   おいて、奇数個のインバータをリング状に接続したリン
   グ発振器と、前記リング発振器の出力信号を分周させる
   分周器とを備えることを特徴とした性能評価用半導体集
   積回路。