JPH0432943A - キャッシュ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、キャッシュメモリを備えたマイクロコンピュ
ータにおけるメモリパリティエラー発生時のキャッシュ
制御方式に関する。

（従来の技術） 第２図は、従来のマイクロコンピュータの構成を示すブ
ロック図である。

図示のマイクロコンピュータは、プロセッサ２１と、主
記憶装置２２と、キャッシュメモリ及び制御部２３と、
パリティチエツク部２４と、割込み発生部２５とから成
る。

プロセッサ２１は、各種のデータの処理や制御を行なう
。

主記憶装置２２は、プロセッサ２１で実行されるプログ
ラムや処理結果を一時的に記憶するものである。

キャッシュメモリ及び制御部２３は、主記憶装置２２よ
りも高速のアクセスが可能なキャッシュメモリを備えて
おり、主記憶装置２２内のデータを一時的に格納する。

パリティチエツク部２４は、主記憶装置２２からキャッ
シュメモリ及び制御部２３に転送されるデータのパリテ
ィチエツクを行なう。

割込み発生部２５は、パリティチエツク部２４からパリ
ティエラー信号１０２が出力されたとき、プロセッサ２
１へ割込み信号１０３を出力する。

次に、上述したマイクロコンピュータの動作を説明する
。

プロセッサ２１にデータバス１０１を介してデータを読
み込む場合、キャッシュメモリ及び制御部２３に該当す
るデータがないと、主記憶装置２２からデータを転送す
る。この場合、キャッシュメモリへのデータの転送方法
として３つの方法がある。

１番目の方法は、主記憶装置２２からプロセッサ２１へ
のデータ転送タイミングと同時にキャッシュメモリにそ
のデータを転送する方法である。

２番目の方法は、プロセッサ２１にデータな転送する時
間と全く別の時間にキャッシュメモリにデータを転送す
る方法である。

３番目の方法は、１番目の方法と２番目の方法の両方を
合せ持つ方法である。

いずれの方法においても、主記憶装置２２からデータを
転送する場合、パリティチエツク部２４で常にパリティ
チエツクを行なっている。

主記憶装置２２からキャッシュメモリに送られるデータ
のパリティエラーを検出すると、パリティチエツク部２
４はパリティエラー信号１０２を有効とする。このパリ
ティエラー信号１０２を受けて、キャッシュメモリ及び
制御部２３では、キャッシュメモリ全体の機能を無効と
している。

これにより、割込み発生部２５では、割込み信号１０３
を有効としてプロセッサ２１へ割込みを行なう。

これにより、プロセッサ２１は、パリティエラーの発生
に対応した処理を行なう、この場合、プロセッサ２１は
、主記憶装置２２から直接にデータを読み込む。

第３図は、キャッシュメモリの構成例を示す図である。

有効ビットは、キャッシュメモリのデータ部が有効又は
無効であることを示す。例えば、この有効ビットは、そ
の値が“１”で有効、“０”で無効とする。タグ部は、
主記憶装置２２の上位アドレスであり、プロセッサがメ
モリをアクセスした場合の上位アドレスと比較し、同値
でかつデータ部が有効であれば、キャツシュヒツトつま
りキャッシュメモリ上にデータが存在することを示す。

比較した値が異なるか又はデータ部が無効であれば、キ
ャッシュミスつまりキャッシュメモリ上に該当するデー
タが存在しないことを示す。

（発明が解決しようとする課題） しかしながら、上述した従来のマイクロコンピュータに
おいては、主記憶装置２２からキャッシュメモリ及び制
御部２３のキャッシュメモリへデータを転送中に主記憶
装置のパリティエラーを検出した場合、キャッシュメモ
リの全体の機能な無効としている。この無効は、プロセ
ッサにマスク制御できない割込み信号を入力することに
より行なわれる。この結果、キャッシュメモリの全体の
機能は、−時的又は恒久的に無効となる。従って、キャ
ッシュ機能の機能が全く使えなくなり、主記憶装置２２
から直接にデータを読み出さなければならないので、処
理速度が低下するという問題があった。

本発明は以上の点に着目してなされたもので、主記憶装
置のパリティエラーが発生しても、キャッシュメモリの
全体の機能が無効とならないようにしたキャッシュ制御
方式を提供することを目的とするものである。

（課題を解決するための手段） 本発明のキャッシュ制御方式は、主記憶装置からキャッ
シュメモリに転送するデータ毎に有効ビットを設け、前
記主記憶装置から前記キャッシュメモリへのデータ転送
中にパリティエラーが発生した場合、当該パリティエラ
ーが発生したデータの有効ビットを無効とすること、及
び主記憶装置からのデータ転送先をプロセッサのアクセ
スモードにより認識し、主記憶装置のパリティエラーが
発生した場合、プロセッサ又はプロセッサとキャッシュ
メモリへの転送サイクルであれば、プロセッサへマスク
制御できない割込み信号を発生する一方、キャッシュメ
モリへの転送サイクルであれば、プロセッサへマスク制
御できる割込み信号を発生することを特徴とするもので
ある。

（作用） 本発明のキャッシュ制御方式においては、主記憶装置の
パリティエラーの発生時にキャッシュメモリ全体が無効
とされるのでなく、エラーの発生したデータの有効ビッ
トのみが無効とされる。このため、プロセッサによる当
該データのアクセス時は、キャッシュミスヒリトとなり
、プロセッサは、直接に主記憶装置をアクセスすること
となる。これにより、キャッシュメモリ全体を無効とし
なくてもパリティエラーの発生に対処することができる
。

また、本発明の他のキャッシュ制御方式においては、プ
ロセッサのアクセスモードにより主記憶装置からキャッ
シュメモリへの転送サイクルを検出したときは、データ
のキャッシュへの転送を無効として正常終了する。そし
て、プロセッサへマスク制御できない割込み信号を発生
する。従って、このときは、キャッシュメモリの全体は
無効とされない。

（第１実施例） 第１図は、本発明の方式を適用したマイクロコンピュー
タの構成を示すブロック図である。

図示のマイクロコンピュータは、プロセッサ１と、主記
憶装置２と、キャッシュメモリ及び制御部３と、パリテ
ィチエツク部４と、割込み発生部５とから成る。

プロセッサ１は、各種のデータの処理や制御を行なう。

主記憶装置２は、プロセッサで実行されるプログラムや
処理結果を一時゛的に記憶するものである。

キャッシュメモリ及び制御部３は、主記憶装置２よりも
高速のアクセスが可能なキャッシュメモリを備えており
、主記憶装置２内のデータを一時的に格納する。このキ
ャッシュメモリ及び制御部３は、ＲＡＭ３０と、キャツ
シュヒツト判定回路３１と、開閉バッファ３２と、ライ
トタイミング生成回路３３と、ＡＮＤゲート３４と、キ
ャッシュメモリ３５等から成る。

ＲＡＭ３０は、スタティックＲＡＭ　（ＳＲＡＭ）等か
ら成る読み書き可能なメモリであり、キャッシュメモリ
の有効ビットとタグ部、及びプロセッサから送られた主
記憶装置２上のアドレスを格納する。

キャツシュヒツト判定回路３１は、プロセッサの上位ア
ドレス３１０とキャッシュメモリ３５のタグ部３０２と
を比較し、これらが一致したときは、該当するデータ部
が有効か無効かを判定する。この判定は、有効ビット３
０１を判別することにより行なう、そして、判別の結果
は、ミス信号３０４としてライトタイミング生成回路３
３に送られる。

開閉バッファ３２は、キャッシュメモリ３５の有効ビッ
ト及びタグ部の開閉を制御するバッファである。この開
閉バッファ３２は、ライトタイミング生成回路３３の出
力信号３０９によって制御される。

ライトタイミング生成回路３３は、キャッシュメモリ３
５の有効ビット及びタグ部のＲＡＭ３０への書き込みの
タイミングを制御する回路である。

ＡＮＤゲート３４は、キャッシュメモリ３５の有効ビッ
トの出力を制御する。

パリティチエツク部４は、主記憶装置２からキャッシュ
メモリ及び制御部３に転送されるデータのパリティチエ
ツクを行なう、パリティチエツクの結果は、出力信号３
０５によって送られる。

次に、上述した装置の動作を説明する。

プロセッサｌが主記憶装置２をアクセスした場合、その
ときのプロセッサの上位アドレス３１Ｇとキャッシュメ
モリ３５のタグ部とを比較する。そして、有効ビットが
有効か無効かの条件によりキャツシュヒツト又はキャッ
シュミスを判定する。

キャッシュミスの場合は、ミス信号３０４を有効とし、
更にＲＡＭ３０のライトタイミング生成回路３３がライ
ト信号３０３を有効とする。そして、開閉バッファ３２
を開けてそのときの有効ビット３０７とタグ部３０８の
１１ビツトをＲＡＭへ書き込む。

パリティエラーが発生していない場合、パリティエラー
信号３０５は、“１”であり、有効ビット３０６の状態
が有効ビット３０７となる。この回路において、主記憶
装置２からのデータ転送中にパリティエラーが発生した
場合、パリティチエツク部４が出力するパリティエラー
信号３０５が有効“０”となり、有効ビット３０７も有
効“Ｏ”となる、そのとき、ライトタイミング生成回路
３３によって出力信号３０９を有効とし、これにより、
開閉バッファ３２が開かれ、有効ビット３０１が“０“
となる、また、同時にライトタイミング信号３０３が有
効とされ、ＲＡＭ３０へ有効ビット“Ｏ“とタグ部が書
き込まれる。これにより、キャッシュメモリ３５への誤
った書き込みデータを無効としている。

（第２実施例） 第４図は、本発明の他の方式を適用したマイクロコンピ
ュータの構成を示すブロック図である。

図示ノマイクロコンピュータは、プロセッサ１と、主記
憶装置２と、キャッシュメモリ及び制御部６と、パリテ
ィチエツク部４と、割込み発生部７とから成る。

プロセッサ１は、各種のデータの処理や制御を行なう。

主記憶装置２は、プロセッサで実行されるプログラムや
処理結果を一時的に記憶するものである。

キャッシュメモリ及び制御部６は、主記憶装置２よりも
高速のアクセスが可能なキャッシュメモリ（図示省略）
を備えており、主記憶装置２内のデータを一時的に格納
する。このキャッシュメモリ及び制御部６は、アクセス
モード検出手段６１と、出力許可手段６２とを備えてい
る。

アクセスモード検出手段６１は、プロセッサ１のアクセ
スモードな検出する。即ち、アクセスモード検出手段６
１は、プロセッサ１又はプロセッサ１とキャッシュメモ
リへの転送サイクルか、キャッシュメモリへの転送サイ
クルかを検出する。

出力許可手段６２は、プロセッサ１又はプロセッサｌと
キャッシュメモリへの転送サイクルのとき、マスク制御
できない割込み信号（ＮＭ　Ｉ　）１０３のプロセッサ
ｌへの出力を許可する信号！０４を出力する。一方、キ
ャッシュメモリへの転送サイクルのときは、信号１０４
は出力されない。

割込み発生部７は、出力許可手段６２からの信号１０４
の入力によりプロセッサｌヘマスク制御できない割込み
信号１０３を発生する。これにより、当該データのキャ
ッシュメモリへの読み込みが無効となり、転送サイクル
が強制異常終了される。

一方、割込み発生部７は、信号１０４の入力がないとき
は、マスク制御できない割込み信号１０３を出力せず、
通常のマスク制御できる割込み信号１０５を発生する。

第５図は、キャッシュメモリの他の構成例を示す図であ
る。

図示のキャッシュメモリは、有効ビット５１と、タグ部
５２と、データ部５３とから成る。

有効ビット５１は、データ部５３が有効か無効かを示す
ビットである。

タグ部５２は、プロセッサが主記憶装置２をアクセスす
るときのアドレスの上位ビットに相当するものである。

データ部５３は、４つのロングワードから成る。１つの
ロングワードは、３２ビツトである。

次に、上述した装置の動作を説明する。

第６図は、各モードにおけるメモリパリティエラー発生
時のタイムチャートである。

プロセッサｌは、１回のアドレスに対し、データバス１
０１を通してキャッシュメモリ又は主記憶装置２からデ
ータを１回で１０ングワード（１０ングワード３２ビツ
ト）読み込むノンバーストモードと、次のアドレスのデ
ータを順次４回で４０ングワード読み込むバーストモー
ドがある。

ノンバーストモードによりデータをリードすることをノ
ンバーストリードという、また、バーストモードにより
データをリードすることをバーストリードという。

まず、バーストリード時の動作について説明する。

第６図（ａ）は、バーストリード時にキャッシュミスが
発生した時の動作を説明するタイムチャートである。

プロセッサ１がバーストリード時にキャッシュメモリに
ヒツトしないと、主記憶装置２から４回データをリード
する。このリードタイミングと同期してキャッシュメモ
リにもデータを４回書き込んでいる。

キャッシュメモリ及び制御部３では、バーストモードで
キャッシュミスを認識しており、マスク制御できない割
込み信号１０４を有効としている。

この場合、１回目〜４回目のいずれかのリードタイミン
グでパリティエラーが発生した場合、パリティエラー信
号１０２が有効となる。そして、割込み発生部７では、
マスク制御できない割込み信号１０３を有効とし、プロ
セッサ１へ割込む。

プロセッサｌは、このリードサイクルを強制異常終了さ
せてマスク制御できない割込み信号の例外処理を行なう
、一方、キャッシュメモリ及びその制御部３では、有効
ビットを無効とすることにより、このときの４０ングワ
ードのデータを無効としている。

次に、プロセッサ１のノンバーストモード時の動作につ
いて説明する。

第６図（ｂ）及び（Ｃ）は、ノンバーストリードでキャ
ッシュミスが５Ｐ、Ｐｉシた時の動作を説明するタイム
チャートである。

プロセッサｌがノンバーストリード時、キャツシュヒツ
トしないと、バーストリード時と同様に主記憶装置２か
ら４回データをリードする。このリードタイミングと同
期してキャッシュメモリにも４回データを書き込んでい
る。しかし、プロセッサ１は、ノンバーストモードなの
で、最初のｌロングワードのみでリードサイクルを終え
て次の動作を行なっている。

この１回目のリードサイクルの時、指令信号１０４を出
力し、これにより、マスク制御できない信号１０３の出
力を許可している。ここで、メモリパリティエラーが発
生すると、パリティエラー信号１０２が有効となり、割
込み発生部７は、マスク制御できない割込み信号１０３
をプロセッサｌへ出力している。これにより、プロセッ
サは、このリードサイクルを強制異常終了させて異常処
理を行なっている。

２回目〜４回目のリードサイクル時、キャッシュメモリ
及び制御部３では、プロセッサのノンバーストリードで
キャッシュミスを認識している。１回目のリードタイミ
ングでは、マスク制御できない割込み信号１０３を有効
としているが、２回目〜４回目のリード時はマスク制御
できない割込み信号１０３を無効としている。このとき
に、メモリパリティエラーが発生し、パリティエラー信
号１０２が有効となると、このサイクルを正常終了し、
割込み発生部７はマスク制御できる通常の割込み信号１
０５を有効とする。これにより、プロセッサ１は、通常
の割込み処理を行なう、従って、２回目から４回目まで
のリード時にパリティエラーが発生した場合は、プロセ
ッサｌの動作が中断することがない、これにより、プロ
セッサ１の処理の中断が少なくなる。

（発明の効果） 以上説明したように、本発明のキャッシュ制御方式によ
れば、主記憶装置からキャッシュメモリへのデータ転送
中に主記憶装置のパリティエラーが発生したとき、当該
データのみを無効とするようにしたので、キャッシュメ
モリ全体の機能を無効とする必要がない、従って、プロ
セッサの処理速度の低下を防止することができる。

また、プロセッサの動作モードに応じて、転送エラーの
データを無効としたとき、マスク制御できる通常の割込
み信号を出力するようにしたので、プロセッサの処理の
中断が少なくなり、処理速度の向上に寄与することがで
きる。

【図面の簡単な説明】

第１図は本発明の方式を適用したマイクロコンピュータ
の構成を示すブロック図、第２図は従来のマイクロコン
ピュータの構成を示すブロック図、第３図はキャッシュ
メモリの構成例を示す図、第４図は本発明の他の方式を
適用したマイクロコンピュータの構成を示すブロック図
、第５図はキャッシュメモリの他の構成例を示す図、第
６図は各モードにおけるパリティエラー発生時のタイム
チャートである。 １・・・プロセッサ、２・・・主記憶装置、３・・・キ
ャッシュメモリ及び制御部、４・・・パリティチエツク
部、３０・・・ＲＡＭ、３１・・・キャツシュヒツト判
定回路、３２・・・開閉バッファ、 ３３・・・ライトタイミング生成回路、３４・・・ＡＮ
Ｄゲート、３５・・・キャッシュメモリ。 従来のマイクロコンピュータのプロツク間第２図 キャッシュメモリのＩＩ威例を示す図 第３図 本発明の方式を通用した装置のブロック図第４図 キャッシュメモリの構成の館の例を示す図第５図

Claims (1)

1. 【特許請求の範囲】 １、主記憶装置からキャッシュメモリに転送するデータ
   毎に有効ビットを設け、 前記主記憶装置から前記キャッシュメモリへのデータ転
   送中にパリテイエラーが発生した場合、当該パリテイエ
   ラーが発生したデータの有効ビットを無効とすることを
   特徴とするキャッシュ制御方式。 ２、主記憶装置からのデータ転送先をプロセッサのアク
   セスモードにより認識し、 主記憶装置のパリテイエラーが発生した場合、プロセッ
   サ又はプロセッサとキャッシュメモリへの転送サイクル
   であれば、 プロセッサへマスク制御できない割込み信号を発生する
   一方、 キャッシュメモリへの転送サイクルであれば、プロセッ
   サへマスク制御できる割込み信号を発生することを特徴
   とするキャッシュ制御方式。