JPH04323958A - シェーディング補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】第１の発明は、画像読み取り装置
で読み取られた画像に対してシェーディング補正を行う
ためのシェーディング補正装置に関する。

【０００２】第２の発明は、シェーディング補正データ
作成装置に関し、特に画像を構成する各画素ごとにシェ
ーディング補正を行うためのシェーディング補正データ
を作成するシェーディング補正データ作成装置に関する
。

【０００３】

【従来の技術】一般に、ファクシミリ装置やテレビカメ
ラ等で得られる画像は、露光装置の照度分布等によって
、中心付近が明るく、周辺部が暗くなる場合が多い。 また、ＣＣＤ装置を構成する各素子の特性の相違等によ
って、同濃度の画像においても濃度差が生じる場合があ
る。このような照度分布等による明暗のむらを補正する
ために、ファクシミリ装置等においてはシェーディング
補正装置が設けられている。このシェーディング補正装
置は、シェーディング補正用のデータが格納されたメモ
リと、この補正用のデータを用いて入力画像に対して演
算を行ってシェーディング補正を行う補正手段とを備え
ている。

【０００４】

【発明が解決しようとする課題】従来のシェーディング
補正装置では、入力画像の各画素ごとにたとえば６ビッ
トのシェーディング補正データを有している。このよう
に、各画素ごとに複数ビットから構成されるシェーディ
ング補正データを持つと、シェーディング補正データ用
のメモリとして、大きな容量を有するメモリが必要とな
る。これにより装置全体のコストも高価になってしまう
という問題がある。

【０００５】本発明の目的は、少ないメモリ容量で、良
好なシェーディング補正が可能なシェーディング補正装
置及びシェーディング補正データ作成装置を提供するこ
とにある。

【０００６】

【課題を解決するための手段】第１の発明に係るシェー
ディング補正装置は、画像読み取り装置で読み取られた
画像に対してシェーディング補正を行うための装置であ
り、データ記憶手段と、補正手段とを備えている。前記
データ記憶手段は、シェーディング補正用のデータを格
納する手段である。前記補正手段は、画像読み取り装置
で読み取られた画像の複数の画素ごとに、１つのシェー
ディング補正データでシェーディング補正を行う手段で
ある。

【０００７】第２の発明に係るシェーディング補正デー
タ作成装置は、画像を構成する各画素ごとにシェーディ
ング補正を行うためのシェーディング補正データを作成
する装置であり、データ読み取り手段と、データ記憶手
段と、データ書き込み制御手段とを備えている。前記デ
ータ読み取り手段は、シェーディング補正用のデータを
読み取るための手段である。前記データ記憶手段は、デ
ータ読み取り手段で読み取られたシェーディング補正デ
ータを格納する手段である。前記データ書き込み制御手
段は、シェーディング補正データをデータ記憶手段に格
納する際、複数画素に対するシェーディング補正データ
として、１つのシェーディング補正データが格納される
よう書き込み制御する手段である。

【０００８】

【作用】第１の発明に係るシェーディング補正装置にお
いては、シェーディング補正データがデータ記憶手段に
格納されている。そして、画像読み取り装置で読み取ら
れた画像の複数の画素ごとに、１つのシェーディング補
正データでもってシェーディング補正が行われる。この
ため、従来装置に比較してシェーディング補正データが
少なくて済み、シェーディング補正データを格納するた
めのメモリの容量が小さくてよい。

【０００９】第２の発明に係るシェーディング補正デー
タ作成装置においては、データ読み取り手段によってシ
ェーディング補正用のデータが読み取られる。このシェ
ーディング補正データは、データ記憶手段に格納される
。このとき、複数画素に対するシェーディング補正デー
タとして１つのシェーディング補正データが格納される
。このため、シェーディング補正データのための格納領
域が少なくなり、たとえば画像データを記憶するメモリ
の余った領域にシェーディング補正データを格納でき、
全体としてのメモリ容量を少なくできる。

【００１０】

【実施例】全体構成 図１は、本発明の一実施例が採用されたファクシミリ装
置の全体ブロック構成図である。図１において、本装置
は、全体のシステム制御及び画像情報の伝送、通信制御
及び網制御のコントロールを行うためのＣＰＵ１を有し
ている。このＣＰＵ１には、ＲＯＭ２及び画像データ等
を記憶するためのＲＡＭ３がバス４を介して接続されて
いる。また、このＣＰＵ１には、ラインメモリ及びその
制御部５と画像情報の冗長度を除去したり、冗長度を復
元するための情報圧縮・復元部６と、伝送制御、誤り制
御等を行うための通信制御部７と、回線に接続される網
制御部８と、読取り及び記録のための画像処理等を行う
読取り処理部及び記録処理部９と、インターフェイス１
０とが接続されている。読取り処理部及び記録処理部９
には、ＣＣＤ等を含む読取り走査部１１と、サーマルヘ
ッド等を含む記録走査部１２とが接続されている。また
通信制御部７には、変調及び復調を行うモデム１３が接
続されている。インターフェイス１０には、キースイッ
チや表示部等の配置されたパネル部１４と、ドライバや
センサ等の機構制御部１５とが接続されている。読取り
処理部及び記録処理部９と、パネル部１４とは、インタ
ーフェイス１６を介して相互に接続されている。

【００１１】画像データ読取り系 図１における画像データ読取り系のブロック図を図２に
示す。読取り処理部（及び記録処理部）９には、シェー
ディング補正や中間調画像データのためのディザ処理を
行うための画像処理回路２０が設けられている。読取り
走査部１１のＣＣＤ２１は、ドライバ回路２２を介して
画像処理回路２０により駆動されるようになっている。 ＣＣＤ２１と、このＣＣＤ２１によって読み取られた画
像データを処理する画像処理回路２０との間には、順に
サンプルホールド（ＳＨ）回路２３と、オート・リファ
レンス・コントロール（ＡＲＣ）回路２４と、Ａ／Ｄコ
ンバータ２５とが接続されている。サンプルホールド回
路２３は、ＣＣＤ２１からの各画素データを一旦ホール
ドするとともに、各画素データに重畳されている直流電
圧を除去するための回路である。またＡＲＣ回路２４は
、後述するように、Ａ／Ｄコンバータのリファレンス電
圧を制御するための回路である。Ａ／Ｄコンバータ２５
によってディジタル化された各画素データは、画像処理
回路２０を介してＲＡＭ２６（図１のＲＡＭ３に相当）
に格納されるようになっている。ここで、本実施例のＡ
／Ｄコンバータ２５は、６ビット構成とする。また、Ｒ
ＡＭ２６は、８ビット構成となっている。なお、読取り
走査部１１を構成する光源としての蛍光灯２７は、イン
バータ２８を介してＣＰＵ１により点灯制御されるよう
になっている。

【００１２】読取り走査部 読取り走査部１１の概略構成を図３に示す。この読取り
走査部１１は、前述のようにＣＣＤ２１と、蛍光灯２７
とを有している。ＣＣＤ２１と対向する位置には、原稿
の搬送をガイドするとともに、シェーディング補正用デ
ータを作成する際の白基準となる基準板３０が配置され
ている。そして、ＣＣＤ２１と基準板３０との間には、
レンズ３１が設けられている。原稿載置トレイ３２と排
出トレイ３３との間には、原稿を搬送するための搬送系
３４が設けられている。搬送系３４は、原稿載置トレイ
３２に載置された原稿を装置内部に取り込むための給紙
ローラ３５と、原稿を搬送するための第１及び第２の搬
送ローラ３６，３７と、これらのローラを駆動するため
のモータ３８とを有している。原稿載置トレイ３２の下
方には、原稿が載置されたことを検出するための原稿検
出センサ３９が設けられている。

【００１３】ＡＲＣ回路 前記ＡＲＣ回路２４は、図４に示すようにサンプルホー
ルド回路２３からの信号を増幅してＡ／Ｄコンバータ２
５のアナログ信号入力端子に入力する増幅部２４ｂと、
Ａ／Ｄコンバータ２５のリファレンス電圧入力端子に接
続されたリファレンス電圧コントロール部２４ａとから
構成されている。リファレンス電圧コントロール部２４
ａは、Ａ／Ｄコンバータ２５からのオーバーフロー信号
を受けてＡ／Ｄコンバータ２５のリファレンス電圧を制
御するための回路であり、その回路図を図５に示す。

【００１４】図５において、リファレンス電圧コントロ
ール部２４ａは、電源４０と、Ａ／Ｄコンバータ２５と
の間に設けられたスイッチ４１を有している。スイッチ
４１は、画像処理回路２０のシェーディング補正回路５
２（図６参照）からのオーバーフロー信号によってオン
オフ制御されるものであり、シェーディング補正後のデ
ータがオーバーフローしたときにオンとなり、オーバー
フローしない場合にはオフとなる。すなわちこのスイッ
チ４１は、シェーディング補正後の出力信号レベルを検
出する機能を有している。また、電源４０とスイッチ４
１との間には抵抗４２が設けられており、Ａ／Ｄコンバ
ータ２５とスイッチ４１との間には、バッファとしての
オペアンプ４３が設けられている。スイッチ４１とオペ
アンプ４３との間と、アースとの間には、コンデンサ４
４及び抵抗４５が並列に接続されている。これらのコン
デンサ４４及び抵抗４５によって、Ａ／Ｄコンバータ２
５のリファレンス電圧を制御する手段が構成されている
。また、オペアンプ４３とＡ／Ｄコンバータ２５との間
にはコンデンサ４６が設けられている。

【００１５】画像処理回路 次に、読取り系の画像処理回路２０を図６により詳細に
説明する。画像処理回路２０は、ＣＰＵ１やＣＣＤ駆動
用のドライバー回路２２等との間で信号の授受を行うタ
イミング発生回路５０と、シェーディング補正データ作
成用のデータ変換回路５１と、シェーディング補正を行
うためのシェーディング補正回路５２と、ラインメモリ
を含み、ＲＡＭ２６との間でデータの授受を行うデータ
タイミング操作回路５３と、中間調画像と２値画像との
判別を行う増域区分回路５４と、２値画像データに対し
てエッジ強調処理を行うためのエッジ強調回路５５と、
ディザ処理等を行うためのコンパレータ５６とを主に有
している。

【００１６】前記データ変換回路５１は、シェーディン
グ補正データが読み取られた際、Ａ／Ｄコンバータ２５
から出力される６ビットパラレルデータをシリアルデー
タに変換するものである。また、シェーディング補正回
路５２は、たとえば図７に示すように、乗算及び除算回
路５２ｂを有している。そして、ＲＡＭ２６からデータ
変換回路５１を介してシェーディング補正データが入力
され、乗算及び除算回路５２ｂで画素データとの間で乗
算及び除算が行われる。またこの乗算及び除算回路５２
ｂからは、シェーディング補正後のデータがオーバーフ
ローしていることを示すオーバーフロー信号がＡＲＣ回
路２４に対して出力される。

【００１７】データタイミング操作回路５３は、図８に
示すように、後述する像域区分処理に用いられる５ビッ
トの目的画素Ｄ０と、その周囲のそれぞれ２ビットの３
つの周辺画素ＤＡ，ＤＢ，ＤＣとをＲＡＭ２６に書き込
み、また読み出すための回路である。ここで、以下の説
明では、画素ＤＡを前々ライン現画素、画素ＤＢを前ラ
イン前画素、画素ＤＣを現ライン現画素と記す。像域区
分回路５４は、図９に示すように、判別部５４ａと、デ
ータ変換部５４ｂとから構成されている。判別部５４ａ
は、データタイミング操作回路５３からの画素データに
より、目的画素が中間調画像を構成する画素であるか、
２値画像を構成する画素であるかを判別するための回路
である。また、データ変換部５４ｂは、目的画素が２値
画像を構成する画素であると判別されたとき、当該画素
を強制的に白又は黒レベルに変換する回路である。

【００１８】データ変換回路５１及びデータタイミング
操作回路５３と、ＲＡＭ２６との間には、データの入出
力制御を行うためのＩ／Ｏセレクタ５７が設けられてい
る。また、増域区分回路５４及びエッジ強調回路５５と
、コンパレータ５６との間には、いずれか一方の回路か
らのデータを選択するためのセレクタ５８が設けられて
いる。また、この画像処理回路２０には、コンパレータ
５６に設定すべきコンパレートレベルが格納された中間
調コンパレートレベル回路５９と、２値コンパレートレ
ベル回路６０とが設けられている。中間調コンパレート
レベル回路５９には、ディザ処理のためのディザパター
ンデータが格納されている。このディザパターンは、ｎ
×ｎ画素のドットマトリクスからなり、その中のｎ２　
個の画素の白黒判定しきい値を画素ごとに変化させてい
るものである。このディザパターンデータをコンパレー
タ５６のコンパレートレベルとすることにより、ディザ
処理が可能となる。また、２値コンパレートレベル回路
６０には、複数段階で白黒の判断を行うためのレベルデ
ータが格納されている。各コンパレートレベル回路５９
，６０とコンパレータ５６との間には、２つのコンパレ
ートレベル回路５９，６０のうちのいずれかのデータを
選択するためのセレクタ６１が設けられている。なお、
各セレクタ５８，６１は、ＣＰＵ１からの制御信号によ
って制御される。

【００１９】システム制御 次に、図１０のフローチャートにしたがって本実施例の
ファクシミリ装置のシステム全体の制御動作について説
明する。本装置のプログラムがスタートすると、ステッ
プＳ１で初期設定が行われる。次に、ステップＳ２では
、通信のためのコーリング信号を受信したか否かを判断
する。またステップＳ３では、原稿が原稿載置トレイ３
２上に載置されたか否かを判断する。さらにステップＳ
４では、送信のためのキーが押されたか否かを判断する
。またステップＳ５では、他のキーが押されたか否かを
判断する。

【００２０】いずれかの発信端末からのコーリング信号
を受信すると、ステップＳ２での判断がＹＥＳとなって
ステップＳ６に移行する。ステップＳ６では、相手先端
末との間で伝送制御を行って通信のための準備を行う。 次に、通信のための準備が完了すると、ステップＳ７に
移行する。ステップＳ７では、受信準備が完了したこと
を示す信号を相手先端末側に送出する。この状態で相手
先端末側からの送信を待って、信号が送られてきた場合
にはステップＳ８で受信処理を実行する。

【００２１】ステップＳ８での受信処理時には、回線か
ら受信した画像情報は、網制御部８を通過してモデム１
３で復調され、通信制御部７及びバス４を介してＲＡＭ
３に蓄積される。このＲＡＭ３に蓄積されたデータは、
順次、情報圧縮・復元部６に送られ、冗長度を復元され
てラインメモリ・制御部５に送られる。そして、このラ
インメモリ・制御部５に一旦記憶された画像情報は、記
録処理部９を介して記録走査部１２に送られ、用紙上に
記録されて再生される。この受信処理が終了した場合に
は、ステップＳ９でＹＥＳと判断されてメインルーチン
に戻る。

【００２２】また、原稿を相手先へ送るために原稿載置
トレイ３２に原稿が載置された場合には、このことが原
稿検出スイッチ３９によって検出され、プログラムはス
テップＳ３からステップＳ１０に移行する。ステップＳ
１０では、給紙ローラ３５を所定量回転させて、原稿を
取り込み、第１搬送ローラ３６に原稿先端をニップさせ
る。次にステップＳ１１では、蛍光灯２７を点灯させる
。これにより、基準板３０に対して光が照射される。 次にステップＳ１２では、ＣＣＤ２１を駆動して、シェ
ーディング補正用の画像データ（基準板３０のデータ）
を読み込む。そしてステップＳ１３において、ステップ
Ｓ１２で得られたシェーディング補正データを、画像用
のデータが格納されるＲＡＭ２６内の余った領域（詳細
は後述する）に格納する。このステップＳ１３での処理
が終了すれば、メインルーチンに戻る。

【００２３】次に、送信キーが押された場合には、ステ
ップＳ４からステップＳ２０に移行する。ステップＳ２
０では、原稿載置トレイ３２に原稿が載置されているか
否かを判断する。原稿が載置されていない場合には、ス
テップＳ２１に移行し、アラームを出力してメインルー
チンに戻る。

【００２４】原稿が原稿載置トレイ３２上に載置されて
いる場合には、ステップＳ２０からステップＳ２２に移
行する。ステップＳ２２では、相手先端末との間で伝送
制御を行って送信の準備を行う。そして、この伝送制御
処理において相手先端末から受信準備完了信号が送出さ
れてきた場合には、ステップＳ２３に移行する。ステッ
プＳ２３では、原稿の画像情報の読み込みを行う。この
場合には、原稿は第１及び第２の搬送ローラ３６，３７
によって搬送され、その情報がＣＣＤ２１によって読み
取られる。次にステップＳ２４では、原稿載置時に格納
したシェーディング補正データを読み出し、シェーディ
ング補正回路５２に送出する。

【００２５】ここで、シェーディング補正データは、シ
ェーディング補正回路５２の乗算及び除算回路５２ｂに
与えられ、読み取られた画素データとシェーディング補
正データとが乗算及び除算されてシェーディング補正が
行われる。

【００２６】次にステップＳ２５では、シェーディング
補正処理やエッジ強調処理等の画像処理のなされた画像
データが、画像処理回路２０から送られてきたか否かを
判断する。画像データが送られてきた場合には、ステッ
プＳ２６で送信処理を実行する。

【００２７】送信処理時には、前記画像処理回路２０か
ら送られてきたデータを一旦ラインメモリ・制御部５に
記憶する。そして、ラインメモリ・制御部５から画像デ
ータを読み出しながら、その冗長度を除去し、バス４を
介して再びこのデータをＲＡＭ３に蓄積する。次に、こ
のＲＡＭ３からデータを読み出し、通信制御部７を介し
てモデム１３に送出する。モデム１３では変調が行われ
、この変調された信号は網制御部８を介して回線へ送り
出される。ステップＳ２７では、送信が終了したか否か
を判断する。すべての原稿についての送信が終了すれば
、ステップＳ２８で蛍光灯２７をオフし、メインルーチ
ンに戻る。

【００２８】なお、他のキーが押された場合には、ステ
ップＳ５からステップＳ２９に移行し、押されたキーに
応じた処理を実行してメインルーチンに戻る。

【００２９】シェーディング補正データ作成処理シェー
ディング補正データの作成は、前記図１０のフローチャ
ートで示すように、原稿が原稿載置トレイ３２に載置さ
れ、給紙ローラ３５によって取り込まれた後に基準板３
０の画像データをもとにして行われる。なお、このシェ
ーディング補正データを作成する場合には、Ａ／Ｄコン
バータ２５のリファレンス電圧は一定にしておく。すな
わち、この処理では、ＡＲＣ回路２４において、一定の
リファレンス電圧をＡ／Ｄコンバータ２５のリファレン
ス電圧入力端子に与え続ける。

【００３０】基準板３０の画像データは、Ａ／Ｄコンバ
ータ２５によってディジタル信号に変換され、画像処理
回路２０に入力されてくる。ここでは、Ａ／Ｄコンバー
タ２５からの６ビットディジタルデータは、データ変換
回路５１及びシェーディング補正回路５２に入力される
。データ変換回路５１では、６ビットのパラレル信号が
シリアルデータに変換され、１ビットずつＩ／Ｏセレク
タ５７を介してＲＡＭ２６内に格納される。ここで、Ｒ
ＡＭ２６は前述のように８ビット構成となっているが、
そのうちの５ビットは各画素データを記憶するために用
いられ、また２ビットは後述する増域区分処理における
周辺画素データの記憶用として用いられている。したが
って、１ビットは余っているので、この余った１ビット
の領域にシリアルデータに変換されたシェーディング補
正データが格納される。

【００３１】このように、６ビットのパラレルデータが
シリアルデータに変換されてＲＡＭ２６内に格納される
ので、以降の５画素についてシェーディング補正データ
が作成されない。そして、６画素目のシェーディング補
正データが、前記同様にパラレルデータからシリアルデ
ータに変換され、１ビットずつＲＡＭ２６内の余った領
域に格納される。このような書き込み動作によって、６
画素ごとに１つのシェーディング補正データがＲＡＭ２
６内に格納されることとなる。

【００３２】原稿画像情報の読み取り動作送信キーが押
され、前記図１１のステップＳ２３で画像データ読み込
み指令がＣＰＵ１からあった場合には、以下の手順で原
稿の画像情報が読み取られる。すなわち、ドライバー回
路２２によってＣＣＤ２１を駆動し、原稿の画像情報で
あるアナログ画像信号を出力させる。このＣＣＤ２１か
らのアナログ画像信号は、サンプルホールド回路２３に
入力される。このサンプルホールド回路２３では、画像
信号が一時ホールドされ、また画像信号に重畳している
直流電圧が除去される。サンプルホールド回路２３の出
力は、ＡＲＣ回路２４の増幅部２４ｂを介してＡ／Ｄコ
ンバータ２５に入力される。ここで、ＡＲＣ回路２４は
、後述するオートリファレンスコントロール動作によっ
てサンプルホールド回路２３からのアナログ画像信号の
レベルを調整する。Ａ／Ｄコンバータ２５では、アナロ
グ画像信号を６ビットディジタル信号に変換し、画像処
理回路２０に送出する。

【００３３】画像処理回路２０では、Ａ／Ｄコンバータ
２５からのディジタル信号がシェーディング補正回路５
２に入力される。一方、画素データの入力に同期して、
ＲＡＭ２６からシェーディング補正データが１ビットず
つ読み出され、これらのデータはデータ変換回路５１で
６ビットパラレルデータに変換される。シェーディング
補正回路５２では、画素データとシェーディング補正デ
ータとによって、前述したようなシェーディング補正を
行う。この動作によって、シェーディング補正データと
しては、６つの連続する画素に対して１つの６ビットパ
ラレルデータが作成され、またこのシェーディング補正
データは６画素ごとに更新される。この様子を図１２に
示している。すなわち、画素データＤ１〜Ｄ６に対して
シェーディング補正データＣ１によってシェーディング
補正がかけられ、また画素データＤ７〜Ｄ１２に対して
次のシェーディング補正データＣ２によってシェーディ
ング補正がかけられる。

【００３４】前記のようにしてシェーディング補正のか
けられたデータは、データタイミング操作回路５３に入
力される。データタイミング操作回路５３は、後述する
増域区分処理のために、目的画素及び周辺画素の画素デ
ータを、順次更新しながらＲＡＭ２６内に格納する。そ
して、ＲＡＭ２６内から読み出した画素データを増域区
分回路５４に送出する。増域区分回路５４では、後述す
る増域区分処理を行って５ビットの画像データを出力す
る。また、エッジ強調回路５５では、２値用の画像処理
として、エッジ強調処理を行って７ビットあるいは８ビ
ットの画素データを出力する。これらの画素データは、
セレクタ５８によって選択され、そのうちのいずれか一
方がコンパレータ５６に出力される。このコンパレータ
には、セレクタ６１によって選択された２値用のコンパ
レートレベルあるいは中間調用のコンパレートレベル（
ディザパターン）が入力されている。コンパレータ５６
は、このコンパレートレベルと画素データとを比較し、
得られたデータをＣＰＵ１に転送する。なお、セレクタ
５８，６１は、ＣＰＵ１によって制御されている。 これにより、中間調モードが選択された場合には、増域
区分回路５４からの画素データと中間調コンパレートレ
ベルとが比較され、ディザ処理が行われて、得られた中
間調データがＣＰＵ１に転送される。また、２値モード
の場合は、エッジ強調回路５５からの画素データと、２
値コンパレートレベルとが比較され、白あるいは黒の２
値データがＣＰＵ１に転送される。

【００３５】オートリファレンスコントロール動作原稿
の画像データを画像処理回路２０に取り込む際、ＡＲＣ
回路２４によってＡ／Ｄコンバータ２５のリファレンス
電圧がＡ／Ｄコンバータ２５の出力によって制御される
。ＣＣＤ２１からの画像データは、サンプルホールド回
路２３に送出される。サンプルホールド回路２３の出力
は、ＡＲＣ回路２４の増幅部２４ｂにより増幅されてＡ
／Ｄコンバータ２５のアナログ入力端子に入力される。 一方、シェーディング補正回路５２のオーバーフロー信
号はリファレンス電圧コントロール部２４ａに入力され
ており、このオーバーフロー信号によって制御されたリ
ファレンス電圧が、Ａ／Ｄコンバータ２５のリファレン
ス電圧入力端子に入力されている。

【００３６】たとえば、増幅部２４ｂの出力であるアナ
ログ画像データの信号レベルが大きい場合には、Ａ／Ｄ
コンバータ２５においてディジタル信号に変換され、ま
たシェーディング補正された際にオーバーフローが生じ
る。オーバーフローが生じると、その旨の信号がリァレ
ンス電圧コントロール部２４ａのスイッチ４１を制御す
る。すなわち、オーバーフロー信号によりスイッチ４１
がオンとなり、これにより電源４０によってコンデンサ
４４が充電される。すると、Ａ／Ｄコンバータ２５のリ
ファレンス電圧であるオペアンプ４３の出力電圧が高く
なる。Ａ／Ｄコンバータ２５においてリファレンス電圧
が高くなると、Ａ／Ｄ変換後のディジタルデータは小さ
くなる。これにより、アナログ画像信号のレベルが大き
い場合にも、それに伴ってリファレンス電圧が大きくな
るのでＡ／Ｄコンバータ２５から出力されるディジタル
データの値は小さくなる。そして、オーバーフローが生
じなくなると、スイッチ４１がオフとなる。これにより
、コンデンサ４４に充電された電荷は抵抗４５を介して
徐々に放電され、リファレンス電圧も徐々に小さくなる
。これにより、前記とは逆にＡ／Ｄコンバータ２５から
出力されるディジタルデータの値は大きくなる。

【００３７】このように、Ａ／Ｄコンバータ２５のリフ
ァレンス電圧を変化させることにより、Ａ／Ｄコンバー
タ２５の出力データが利得調整されたと同様になる。こ
のため、Ａ／Ｄコンバータ２５の前段に、電界効果トラ
ンジスタ等を用いたオートゲインコントロール回路が不
要となり、安価な回路構成とすることができる。

【００３８】増域区分処理 この増域区分処理は、原稿に写真情報と文字情報とが混
在する場合に、各画素ごとに写真情報であるか文字情報
であるかを判別して後段の中間調処理部であるコンパレ
ータ５６にデータを送るものである。

【００３９】まず、データタイミング操作回路５３では
、ＲＡＭ２６から、前ライン現画素の５ビットデータを
読み出すとともに、シェーディング補正回路５２からの
現ライン現画素の５ビットデータを書き込む。また、前
々ライン現画素の２ビットデータを読み出すとともに、
前記ＲＡＭ２６から読み出した前ライン現画素の２ビッ
トデータを書き込む。このようにして、目的画素Ｄ０及
びその周辺画素ＤＡ，ＤＢを用意する。これらのデータ
及びシェーディング補正回路５２からの現ライン現画素
のうちの２ビットデータＤＣが像域区分回路５４に入力
される。

【００４０】像域区分回路５４では、その判別部５４ａ
において、周辺画素ＤＡ，ＤＢ，ＤＣから、その中心の
目的画素Ｄ０が中間調画像である写真情報を構成する画
素であるか、２値画像である文字情報を構成する画素で
あるかを判断する。この判断は、図１４に示すテーブル
を参照して行う。

【００４１】たとえば図１３（Ａ）に示すように、周辺
画素ＤＡ，ＤＢ，ＤＣの上位２ビットがそれぞれ「１０
」、「０１」、「１０」で中間的濃度であり、また目的
画素Ｄ０（５ビット）が「Ｆ１６（１６進数）」（以下
、単にＦと記す）であって中間的濃度であれば、目的画
素Ｄ０は中間調画素（写真情報）と判断する。また、（
Ｂ）に示すように、周辺画素の上位２ビットが「１０」
、「１１」、「１０」であって中間的濃度あるいは白っ
ぽい濃度であり、目的画素Ｄ０が「８」で黒っぽい濃度
である場合には、目的画素Ｄ０を文字情報と判断し、目
的画素を黒「０」とする。また、（Ｃ）に示すように、
周辺画素の上位２ビットが「００」、「０１」、「０１
」であって中間的濃度あるいは黒っぽい濃度であり、目
的画素が「１Ａ」であっで白っぽい濃度である場合には
、目的画素を文字情報と判断してこれを白「１Ｆ」とす
る。

【００４２】このようにして、目的画素を、その周辺の
画素の濃度に応じて写真情報であるか文字情報であるか
を判別し、写真情報の場合は画素データをそのままコン
パレータ５６側に送って、ここでディザ処理のためのデ
ィザパターンを通す。また、文字情報であると判断され
た場合は、その画素データをデータ変換部５４ｂにて真
っ白または真っ黒に変換した後にコンパレータ５６に送
り、ディザ処理のためのディザパターンを通す。これに
より、中間調モードで画像読み取り処理を行った場合に
も、写真情報についてはディザ処理が行われ、また文字
情報については文字がぼけてしまうのを防止することが
できる。

【００４３】〔他の実施例〕 （ａ）前記実施例では、画像処理用のＲＡＭ２６にシェ
ーディング補正データを格納したが、別のメモリにシェ
ーディング補正データを格納するようにしてもよい。こ
の場合にも、本発明では複数画素ごとに１つのシェーデ
ィング補正データを持つので、シェーディング補正用の
メモリ容量を小さくすることができる。

【００４４】（ｂ）前記実施例では、Ａ／Ｄコンバータ
２５を６ビット構成としたので６画素ごとにシェーディ
ング補正データを１つ用意したが、Ａ／Ｄコンバータ２
５がたとえば８ビット構成の場合には、８画素ごとにシ
ェーディング補正データを用意すればよい。また、画素
を構成するビット数以上の画素ごとに１つのシェーディ
ング補正データを持つようにしてもよく、このようにす
ればさらにメモリ容量を小さくすることができる。

【００４５】（ｃ）シェーディング補正回路５２の構成
は、図７に示す構成に限定されるものではなく、種々の
変形が可能である。

【００４６】

【発明の効果】以上のように本発明では、複数画素ごと
に１つのシェーディング補正データを持つので、シェー
ディング補正用メモリの記憶容量を小さくすることがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施例が採用されたファクシミリ装
置の全体ブロック図。

【図２】前記ファクシミリ装置の読み取り系のブロック
図。

【図３】前記装置の読み取り走査部の概略構成図。

【図４】ＡＲＣ回路のブロック図。

【図５】前記ＡＲＣ回路のリファレンス電圧コントロー
ル部の回路図。

【図６】画像処理回路のブロック図。

【図７】シェーディング補正回路のブロック図。

【図８】像域区分処理に用いられる画素の配置図。

【図９】像域区分回路のブロック図。

【図１０】前記ファクシミリ装置の制御フローチャート
。

【図１１】前記ファクシミリ装置の制御フローチャート
。

【図１２】シェーディング補正部の動作を説明するため
の図。

【図１３】増域区分処理の動作を説明するための図。

【図１４】増域区分処理の動作を説明するための図。

【符号の説明】

１　　ＣＰＵ ２０　　画像処理回路 ２１　　ＣＣＤ ２６　　ＲＡＭ ５１　　データ変換回路 ５２　　シェーディング補正回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】画像読み取り装置で読み取られた画像に対
   してシェーディング補正を行うためのシェーディング補
   正装置であって、シェーディング補正用のデータを格納
   するデータ記憶手段と、前記画像読み取り装置で読み取
   られた画像の複数の画素に対して、１つのシェーディン
   グ補正データでシェーディング補正を行う補正手段と、
   を備えたシェーディング補正装置。
2. 【請求項２】画像を構成する各画素ごとにシェーディン
   グ補正を行うためのシェーディング補正データを作成す
   るシェーディング補正データ作成装置であって、シェー
   ディング補正用のデータを読み取るためのデータ読み取
   り手段と、前記データ読み取り手段で読み取られたシェ
   ーディング補正データを格納するデータ記憶手段と、前
   記シェーディング補正データを前記データ記憶手段に格
   納する際、複数画素に対するシェーディング補正データ
   として１つのシェーディング補正データが格納されるよ
   う書き込み制御するデータ書き込み制御手段と、を備え
   たシェーディング補正データ作成装置。