JPH04323862A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にバイポーラトランジスタとＭＯＳトラ
ンジスタとを同一基板上に有する半導体装置の構造及び
その製造方法に関するものである。

【０００２】

【従来の技術】従来、バイポーラトランジスタと相補型
ＭＯＳトランジスタとを同一基板上に形成したバイポー
ラ−ＣＭＯＳ　　ＬＳＩ（以下、ＢｉＣＭＯＳ　　ＬＳ
Ｉと略す）を製造する場合には、製造工程が複雑となる
のを避けるため、バイポーラトランジスタはＣＭＯＳ技
術を利用してできるだけ簡略化された工程を経て形成さ
れる。

【０００３】しかし、ＢｉＣＭＯＳ　　ＬＳＩに対する
高速化の要求に伴い、自己整合技術を用いたバイポーラ
トランジスタをＢｉＣＭＯＳ　　ＬＳＩに搭載したり、
さらに微細化を進めて大規模集積化を容易にするために
、ＭＯＳトランジスタのソース・ドレイン領域にコンタ
クトを設けるためのソース・ドレイン引き出し電極を形
成する必要性が生じており、プロセスはより複雑なもの
となっている。

【０００４】ここで、自己整合技術を用いたバイポーラ
トランジスタとは一般には、例えばＮＰＮバイポーラト
ランジスタの場合においては、ｐ＋　型の多結晶シリコ
ン膜からなるベース引き出し電極がこのベース引き出し
電極からのＰ型不純物の拡散により形成された外部ベー
ス領域に接続されていて、前記ベース引き出し電極の側
面及び上面には絶縁膜が形成され、この絶縁膜を介して
ｎ＋　型多結晶シリコン膜からなるエミッタ電極が形成
されている。この場合、エミッタ領域はこのエミッタ電
極からのｎ型不純物の拡散により形成されている。

【０００５】この場合、上記ベース引き出し電極と多結
晶シリコンエミッタ電極とが絶縁膜により自己整合的に
分離された構造となっているため、エミッタ領域と外部
ベース領域との距離を充分小さくすることができ、これ
によってベース抵抗の低減を図ることができる。

【０００６】また、ソース・ドレイン引き出し電極とは
半導体装置の微細化に伴い、ＭＯＳトランジスタのソー
ス・ドレイン活性領域も狭くなっており、下地段差によ
る影響もあって、従来の写真製版技術によって正確にコ
ンタクト孔を形成してアルミニウム配線等によってソー
ス・ドレイン電極を設けることは困難になっている。

【０００７】そこで、ＭＯＳトランジスタのゲート電極
間に自己整合的に多結晶シリコン膜等を用いてソース・
ドレイン引き出し電極を設け、それに対して写真製版技
術によってコンタクト孔を開孔し、アルミニウム配線等
によってソース・ドレイン電極を設けている。

【０００８】以下、従来のＢｉＣＭＯＳ　　ＬＳＩのう
ち、バイポーラトランジスタとしてＮＰＮバイポーラト
ランジスタを含む場合の一例について、その構造及び製
造方法を図８をもとにして説明する。まずＰ型半導体基
板１中にｎ＋型埋め込み層２ａ，２ｂ及びｐ＋　型埋め
込み層３を形成した後、この半導体基板１上にエピタキ
シャル層４を形成する。

【０００９】次に、このエピタキシャル層４中に、前記
ｎ＋　型埋め込み層２ａ，２ｂ及びｐ＋　型埋め込み層
３に対応してそれぞれｎウエル５ａ，５ｂ及びｐウエル
６を形成する。

【００１０】次に、上記ｎウエル５ａ，５ｂ及びｐウエ
ル６の分離のために分離ｐ＋　層７ａ，７ｂを選択的に
設けた後、例えば選択酸化により上記エピタキシャル層
４の表面にフィールド絶縁膜８を設け、続いてリンのよ
うなｎ型不純物をイオン注入して拡散し、上記ｎウエル
５ａ中にコレクタ取り出し領域９を形成する。そして上
記フィールド絶縁膜８で囲まれた活性領域表面にゲート
絶縁膜１０を形成する。

【００１１】次に、１層目の多結晶シリコン膜１１を基
板全面に形成した後、さらに絶縁膜１２を形成し、上記
多結晶シリコン膜１１及び絶縁膜１２をエッチングして
パターニングし、ＭＯＳトランジスタのゲート電極１３
ａ，１３ｂ，１３ｃを形成する。

【００１２】次に、ｎチャネル及びｐチャネルＭＯＳト
ランジスタのソース・ドレイン領域１４，１５をイオン
注入法を用いて形成する。これらのｎチャネル及びｐチ
ャネルＭＯＳトランジスタはホットキャリアによる特性
変動を防止するために、通常ＬＤＤ　（Ｌｉｇｈｔｌｙ
　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造となっている。従って
、これらのソース・ドレイン領域１４，１５はまず前記
ゲート電極１３ａ，１３ｂ，１３ｃをマスクとして低不
純物濃度のイオン注入を行って１４ａ１，１４ｂ１、１
５ａ１，１５ｂ１、１５ｂ２，１５ｃ１の領域を形成し
た後、このゲート電極１３ａ，１３ｂ，１３ｃの側面に
絶縁物からなる側壁１６を形成し、その後、この側壁１
６をマスクとして高不純物温度のイオン注入を行うこと
により１４ａ，１４ｂ、１５ａ，１５ｂ、１５ｃの領域
を形成する。

【００１３】次に、前記ソース・ドレイン領域１５，１
６の不純物を活性化させるためにドライブ酸化を行い、
基板全面に薄い絶縁膜１７を形成する。

【００１４】次に、活性領域上に形成された上記絶縁膜
１７の一部をエッチングして除去した後、全面に２層目
の多結晶シリコン膜を形成し、ボロンをドーピングした
後、これをパターニングし、バイポーラトランジスタの
所定領域にベース引き出し電極１９を形成する。

【００１５】次に、基板全面に絶縁膜２０を形成した後
、該絶縁膜２０及び上記ベース引き出し電極１９を連続
してエッチングしてパターニングし、バイポーラトラン
ジスタの所定領域に溝２２を形成する。

【００１６】次に、ドライブを行って上記多結晶シリコ
ン膜（ベース引き出し電極）１９からボロンを拡散させ
、上記エピタキシャル層４中にバイポーラトランジスタ
の外部ベース領域２３ａ，２３ｂを形成する。

【００１７】次に、上記絶縁膜２０をマスクとして、上
記溝２２の底面にイオン注入によってボロンをドーピン
グして真性ベース領域２４を形成する。

【００１８】次に、上記溝２２の上面に絶縁膜（図示せ
ず）を形成し、この絶縁膜を異方性エッチングして、上
記溝２２の側面に絶縁物からなる側壁２５を形成する。

【００１９】次に、基板全面に第３の多結晶シリコン膜
２６を形成した後、これをパターニングして上記側壁２
５に対して自己整合的にエミッタ電極２６を形成する。

【００２０】次に、上記エミッタ電極２６に砒素をドー
ピングした後、ドライブして拡散させ、上記エピタキシ
ャル層４中にエミッタ領域２７を形成する。

【００２１】次に、ＰチャネルＭＯＳトランジスタのソ
ース・ドレイン領域１４，１５のうち、所定のコンタク
ト孔形成領域（本図では、例えば１５ｂ）のみパターニ
ングして開孔する。

【００２２】次に、基板全面に第４の多結晶シリコン膜
２８を形成した後、これにボロンをドーピングしてから
パターニングし、ソース・ドレイン引き出し電極２８を
形成する。

【００２３】最後に通常のＬＳＩと同様に上記バイポー
ラトランジスタ及び各ＭＯＳトランジスタを含む基板全
面に絶縁膜（保護膜）を形成し、コンタクト孔を介して
アルミニウム配線（図示せず）を形成するが、ここでは
その記載を省略する。

【００２４】

【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、例えば上述の方法では
多結晶シリコン膜を４回形成する必要があり、その度に
マスクを用いてパターニングする等製造工程数が著しく
増加してしまうという問題点があった。

【００２５】この発明は上記のような問題点を解消する
ためになされたもので、ＢｉＣＭＯＳ　　ＬＳＩにおい
て製造工程の簡略化を図ることができる半導体装置及び
その製造方法を提供することを目的とする。

【００２６】

【課題を解決するための手段】この発明に係る半導体装
置は、第１の導電膜を用いて構成されたＭＯＳトランジ
スタのゲート電極と、第２の導電膜を用いて構成された
バイポーラトランジスタのベース電極及びＭＯＳトラン
ジスタの外部引出電極と、第３の導電膜を用いて構成さ
れたバイポーラトランジスタのエミッタ電極とを備えた
ものである。

【００２７】また、上記バイポーラトランジスタのベー
ス引き出し電極を上記ＭＯＳトランジスタの活性領域に
かけて形成したものである。

【００２８】また、この発明に係る半導体装置の製造方
法は、第１の導電膜を用いてＭＯＳトランジスタのゲー
ト電極を形成する工程と、不純物がドーピングされた第
２の導電膜を全面に形成し、これをパターニングしてバ
イポーラトランジスタのベース電極及びＭＯＳトランジ
スタの外部引出電極とを同時に形成する工程と、基板全
面に表面絶縁膜を設け、マスクを用いて上記バポーラト
ランジスタのエミッタ領域上方に開口を設ける工程と、
上記開口したバポーラトランジスタのエミッタ領域に第
３の導電膜を用いてエミッタ電極を設ける工程とを備え
たものである。

【００２９】

【作用】この発明における半導体装置によれば、バイポ
ーラトランジスタのエミッタ電極とＭＯＳトランジスタ
の引出電極とが同一の導電膜を用いて形成されているた
め、ＭＯＳトランジスタの引出電極のゲート電極は表面
絶縁膜に覆われた構造となっているため、ＭＯＳトラン
ジスタ上方における段差を小さくすることができ、保護
膜を用いて容易に平坦化できるとともに、デバイスのサ
イズ縮小にも有利である。

【００３０】また、バイポーラトランジスタのベース電
極とＭＯＳトランジスタの活性領域とをバイポーラトラ
ンジスタのベース引き出し電極を介して接続したから、
従来別々のトランジスタであったバイポーラトランジス
タとＭＯＳトランジスタを一体の能動素子として構成す
ることができ、集積度の向上を図ることができる。

【００３１】またこの発明における半導体装置の製造方
法によれば、バイポーラトランジスタのベース電極とＭ
ＯＳトランジスタの外部引出電極を第２の導電膜を用い
て同時に形成するため、製造工程を簡略化することがで
きる。

【００３２】

【実施例】以下、この発明の実施例について図１〜図６
をもとにして説明する。図１は本発明の第１の実施例を
説明するための図であり、バイポーラトランジスタとし
てＮＰＮバイポーラトランジスタを含む場合のＢｉＣＭ
ＯＳ　　ＬＳＩを示す平面図であり、図２は図１のＸ−
Ｘ′線に沿っての断面図である。また図３（ａ）　〜（
ｉ）はその製造工程を説明するための断面図であり、上
記図１のＸ−Ｘ′線に相当する部分の工程順に示すもの
である。

【００３３】本発明では図２に示すように、例えばＰ型
シリコン基板のような半導体基板１中に、例えばｎ＋　
型埋め込み層２ａ，２ｂ及びｐ＋　型埋め込み層３が設
けられ、また前記半導体基板１上には、例えばシリコン
層のようなエピタキシャル層４が設けられている。この
エピタキシャル層４中には、例えばｎウエル５ａ，５ｂ
、ｐウエル６が各々前記埋め込み層２ａ，２ｂ，３に対
応して設けられている。さらに上記エピタキシャル層４
の表面には、例えば膜厚５０００オングストロームのＳ
ｉＯ２　膜のようなフィールド絶縁膜８を選択的に的に
設けて素子分離を行い、前記ウエル間の分離のため、上
記Ｐウエル６中のフィールド絶縁膜８の直下には分離ｐ
＋　層７ａ，７ｂが設けられている。また９は上記埋め
込み層２ａと接続されている例えばｎ＋　型のコレクタ
取り出し領域である。

【００３４】またＮウエル５ｂ及びＰウエル６の表面に
は、例えば約２００オングストロームの膜厚のＳｉＯ２
　膜のようなゲート絶縁膜１０が設けられている。この
絶縁膜１０上には、例えばｎ＋　型の多結晶シリコン膜
１１とその上に設けられた、例えばＳｉＯ２　膜のよう
な絶縁膜１２からなるゲート電極１３ａ，１３ｂ，１３
ｃが設けられている。このゲート電極１３ａ，１３ｂ，
１３ｃの側面には絶縁膜からなる側壁１６が形成され、
ソース・ドレイン領域１４，１５上にはドライブ時の熱
酸化膜１７が形成されている。

【００３５】以上のようにして、ゲート電極１３ｂ，１
３ｃ、ソース・ドレイン領域１５ａ，１５ｂ，１５ｃに
よってＰチャネルＭＯＳトランジスタＱ３　及びＱ４　
が形成されている。また、これらのソース・ドレイン領
域１５ａ，１５ｂ，１５ｃのうち、前記側壁１６の下部
には低不純物濃度のｐ−　領域１５ａ１，１５ｂ１，１
５ｂ２，１５ｃ１が形成されており、いわゆる電界集中
緩和のためのＬＤＤ構造となっている。また、ゲート電
極１３ａ，ソース・ドレイン領域１４ａ，１４ｂにより
ＮチャネルＭＯＳトランジスタＱ２　が形成されている
。この場合も同様に、これらのソース・ドレイン領域１
４ａ，１４ｂのうち、前記側壁１６の下部には低不純物
濃度のｎ−　領域１４ａ１，１４ｂ１が形成されＬＤＤ
構造を有するものとなっている。

【００３６】またＮウエル５ａの上面には、例えばｐ＋
　型の多結晶シリコン膜で形成されたベース引き出し電
極１９ａが形成されている。このベース引き出し電極１
９ａからＰ型不純物を拡散させることで、前記エピタキ
シャル層４中にバイポーラトランジスタのｐ＋　外部ベ
ース領域２３ａ，２３ｂが形成されている。また上記ベ
ース引き出し電極１９ａの側面には、例えばＳｉＯ２　
のような絶縁物からなる側壁２５が設けられ、またその
上には、例えばＳｉＯ２　膜のような絶縁膜２０が設け
られている。また、前記ｎウエル５ａ中には前記ベース
引き出し電極１９ａに対して自己整合的に、しかも前記
外部ベース領域２３ａ，２３ｂと接続された状態で、例
えばＰ型の真性ベース領域２４が形成されている。

【００３７】また２６は、例えばｎ＋　型の多結晶シリ
コン膜からなるエミッタ電極であり、真性ベース領域２
４中には、このｎ＋　型のエミッタ電極からのＮ型不純
物の拡散によって形成されたｎ型のエミッタ領域２７が
前記側壁２５に対して自己整合的に形成される。これら
のエミッタ領域２７，真性ベース領域２４及び真性ベー
ス領域２４下部のｎウエル５ａをコレクタ領域としてＮ
ＰＮバイポーラトランジスタＱ１　が形成されている。

【００３８】なお、トランジスタのソース・ドレイン領
域１５ｂの上面にソース・ドレイン引き出し電極２８は
、前記ベース引き出し電極１９ａ，１９ｂの形成におい
て、まずｐ＋　型の多結晶シリコン膜を全面に形成した
後、これをパターニングする際に同時に形成されたもの
である。

【００３９】また、実際には前記トランジスタＱ１　，
Ｑ２　，Ｑ３　の全面を覆うように絶縁膜（保護膜）が
設けられ、さらに、その絶縁の所定部分に開口が設けら
れ例えばアルミニウム配線がせをけられているが、図２
ではその記載を省略し、図１にコンタクト孔Ｃ１　〜Ｃ
８としてのみ示す。

【００４０】以下、図３及び図４をもとに、前述のよう
に構成されたＢｉＣＭＯＳ　　ＬＳＩの製造方法の一例
について工程順に順を追って説明する。まず図３（ａ）
　に示すように、例えばＰ型シリコン基板のような半導
体基板１中にイオン注入した後、ドライブして拡散させ
、半導体基板１中に埋め込み層２ａ，２ｂ，３を形成し
た後、この半導体基板１上にエピタキシャル層４を形成
する。 次いでこのエピタキシャル層４中に、例えばそれぞれｎ
型不純物及びｐ型不純物をイオン注入することにより、
ｎウエル５ａ，５ｂ，ｐウエル６を形成し、次に、前記
ｎウエル５ａ，５ｂとｐウエルの分離のために分離ｐ＋
　層７ａ，７ｂを選択的に設けた後、例えば選択酸化に
より前記エピタキシャル層４の表面にフィールド絶縁膜
８を形成する。そして次に、例えばリンのようなｎ型不
純物をイオン注入して拡散し、前記ｎウエル５ａ中にコ
レクタ取り出し領域９を形成する。

【００４１】次に図３（ｂ）　に示すように、全面にゲ
ート絶縁膜１０を設けた後、例えばｎ＋　型多結晶シリ
コン膜１１及び、例えばＣＶＤ法により厚さ約２０００
〜３０００オングストロームの絶縁膜１２を形成し、こ
れを順次パターニングしてゲート電極１３ａ，１３ｂ，
１３ｃを設ける。

【００４２】次に図３（ｃ）　に示すように、イオン注
入して上記ゲート電極１３ａ，１３ｂ，１３ｃに対して
自己整合的にソース・ドレインの低不純物領域１４ａ１
，１４ｂ１及び１５ａ１，１５ｂ１，１５ｂ２，１５ｃ
１を順次形成した後、全面に、例えばＣＶＤ法によって
厚さ約２０００〜３０００オングストロームの絶縁膜（
図示せず）を形成した後、異方性エッチングしてゲート
電極１３ａ，１３ｂ，１３ｃの側壁１６を形成する。そ
して再度イオン注入して上記側壁１６に対して自己整合
的に高不純物領域を形成してソース・ドレイン領域１４
ａ，１４ｂ及び１５ａ，１５ｂ，１５ｃを順次完成させ
る。 次に、例えば９００℃程度の温度で約数十分間ドライブ
酸化して各フィールド絶縁膜８間に厚さ約２００オング
ストロームの熱酸化膜１７を形成する。

【００４３】次に図３（ｄ）　に示すように、写真製版
技術によってフォトレジスト膜をパターニングしてレジ
ストパターン１８として設け、これをマスクとして上記
酸化膜１７を選択的にエッチングし除去する。

【００４４】次に図４（ａ）　に示すように上記レジス
トパターン１８を除去した後、全面に、例えばＣＶＤ法
によって厚さ約２０００オングストロームの多結晶シリ
コン膜１９を形成した後、全面に、例えばボロンを約２
０ｋｅＶで５Ｅ１５ｃｍ−２のドーズで注入する。

【００４５】次に図４（ｂ）　に示すように、上記多結
晶シリコン膜１９を所定の形状にパターニングしてベー
ス引き出し電極１９ａ及びソース・ドレイン引き出し電
極１９ｂを同時に形成する。

【００４６】次に図４（ｃ）　に示すように、例えば、
８００℃以下の低温でＣＶＤ法を用いて全面に厚さ約２
０００〜３０００オングストロームの、例えばＳｉＯ２
　からなる絶縁膜２０を形成する。この時、８００℃以
下の低温で上記絶縁膜２０を形成しているので、上記ベ
ース引き出し電極１９ａ及びソース・ドレイン引き出し
電極１９ｂ中の不純物（例えばボロン）はエピタキシャ
ル層４中には拡散しない。次いで、フォトレジストを全
面に設け、所定の形状にパターニングしてレジストマス
ク２１を形成する。

【００４７】次に図４（ｄ）　示すように、レジストマ
スク２１をマスクとして上記絶縁膜２０及び前記ベース
引き出し電極１９ａの所定領域を順次エッチングしてパ
ターニングし、前記バイポーラトランジスタの所定領域
に溝２２を形成する。そして、この状態で８００℃以上
の高温で、例えば数十分程度熱処理を行って、前記ベー
ス引き出し電極１９ａから不純物（例えばボロン）を拡
散させて、エピタキシャル層４中に外部ベース領域２３
ａ，２３ｂを形成する。なおこの時、ＭＯＳトランジス
タ側のソース・ドレイン引き出し電極１９ｂからも不純
物は拡散するが、ソース・ドレイン領域１５ｂの接合深
さよりも深くは拡散しないので問題は生じない。続いて
上記絶縁膜２０をマスクとして溝２２の底面に、例えば
ボロンを約１０ｋｅＶで約１．０〜２．０Ｅ１３ｃｍ−
２のドーズで注入し、真性ベース領域２４を形成する。

【００４８】次に図４（ｅ）　に示すように全面に、例
えばＣＶＤ法で、例えばＳｉＯ２　からなる厚さ約３０
００オングストロームの絶縁膜（図示せず）を形成した
後、異方性エッチングし、上記溝２２の側面に側壁２５
を形成する。

【００４９】次に図２に示すように全面に、例えばＣＶ
Ｄ法で、例えば厚さ約２０００オングストロームの多結
晶シリコン膜（図示せず）を形成した後、全面にｎ型不
純物、例えば砒素を約１００ｋｅＶで約１Ｅ１６ｃｍ−
２のドーズで注入し、これを所定の形状にパターニング
して上記側壁２５が設けられた溝２２内にエミッタ電極
２６を形成する。続いて、例えば約９００℃で数十分間
のドライブを行い、前記砒素が注入されたエミッタ電極
２６からｎ型不純物（砒素）を拡散させ、エピタキシャ
ル層４中にエミッタ領域２７を形成する。このようにエ
ミッタ領域２７は側壁２５に対して自己整合的に形成さ
れる。

【００５０】そしてこの後、通常のＬＳＩと同様に、全
面に絶縁膜等を設けた後、図１に示すようにコンタクト
孔Ｃ１　〜Ｃ８　を開孔し、さらにアルミニウム配線（
図示せず）を施してＢｉＣＭＯＳ　　ＬＳＩを完成させ
る。

【００５１】このように本実施例によれば、ｎ＋　多結
晶シリコン膜１１（第１の導電膜）を用いてＭＯＳトラ
ンジスタＱ２　〜Ｑ４　のゲート電極１３ａ，１３ｂ，
１３ｃを形成し、全面に多結晶シリコン膜１９（第２の
導電膜）を形成しこれにボロンを注入して所定の形状に
パターニングしてバイポーラトランジスタＱ１　のベー
ス引出電極１９ａ及びＰＭＯＳトランジスタＱ３　，Ｑ
４　のソース・ドレイン引出電極１９ｂを同時に形成し
、基板全面にＣＶＤ法用いてＳｉＯ２　からなる絶縁膜
２０を設け、フォトマスク２１を用いて上記バポーラト
ランジスタＱ１のエミッタ領域上方に溝２２を設け、全
面に多結晶シリコン（第３の導電膜）を形成してパター
ニングし上記溝２２内にエミッタ電極２６を形成するよ
うにしたから、３回の多結晶シリコン膜の堆積により各
電極を構成することができ従来４回必要であったものに
比べ製造工程を簡略化することができる。

【００５２】また、ＰＭＯＳトランジスタＱ３　，Ｑ４
　のソース・ドレイン引出電極１９ｂは絶縁膜２０の下
方に形成された構造となっているためＰＭＯＳトランジ
スタＱ３　，Ｑ４　上方において引出電極１９ｂによる
段差を低減することができ、保護膜を用いて容易に平坦
化することができ、後の配線工程も容易となる。

【００５３】図５は本発明の第２の実施例によるＢｉＣ
ＭＯＳ　　ＬＳＩを説明するための断面図であり、バイ
ポーラトランジスタとしてＮＰＮバイポーラトランジス
タを含み、かつＰチャネルＭＯＳトランジスタとを融合
させて一体の能動素子として形成した場合の一例を説明
するための平面図であり、図６は図５のＸ−Ｘ′線に沿
っての断面図である。また図７はこの一体化された能動
素子の、例えばＢｉＣＭＯＳインバータゲートにおける
使用例を説明するための回路図の一例である。

【００５４】この第２の実施例における半導体装置の製
造方法は前記第１の実施例の場合と全く同様であるので
ここではその説明は省略する。

【００５５】次に作用効果について説明する。図５，図
６に示すようにＮＰＮバイポーラトランジスタの外部ベ
ース２３ｂとＭＯＳトランジスタのソース・ドレイン領
域１５ａをベース引き出し電極１９ｂを介して直接接続
するような構成をとっているので、図２の第１の実施例
に示すように、別々のトランジスタであったバイポーラ
トランジスタとＭＯＳトランジスタとを一体の能動素子
として形成することができ、集積化に有利な構造であり
、例えば図７に示すようなＢｉＣＭＯＳインバータゲー
トにおけるトランジスタＴｒ１及びトランジスタＴｒ２
とで構成される融合部として使用することができる。

【００５６】なお、上記各実施例では、ゲート電極１３
ａ，１３ｂ，１３ｃをｎ＋　多結晶シリコン膜１１を用
いたものとしたが、ｎ＋　多結晶シリコン膜１１の上面
に、例えばさらにタングステンシリサイド（ＷＳｉ２　
）膜を設けた、いわゆるポリサイド構造のものとしても
かまわない。

【００５７】また、上記実施例ではＰチャネルＭＯＳト
ランジスタＱ２　及びＮチャネルＭＯＳトランジスタＱ
３　をＬＤＤ構造のものとしたが、必ずしもＬＤＤ構造
とする必要はない。

【００５８】

【発明の効果】以上のように、本発明に係る半導体装置
によれば、バイポーラトランジスタのエミッタ電極とＭ
ＯＳトランジスタの引出電極とが同一の導電膜を用いて
形成されているため、ＭＯＳトランジスタの引出電極の
ゲート電極は表面絶縁膜に覆われた構造となっているた
め、ＭＯＳトランジスタ上方における段差を小さくする
ことができ、保護膜を用いて容易に平坦化できるととも
に、デバイスのサイズ縮小を図ることができるという効
果がある。

【００５９】また、バイポーラトランジスタのベース電
極とＭＯＳトランジスタの活性領域とをバイポーラトラ
ンジスタのベース引き出し電極を介して接続したから、
従来別々のトランジスタであったバイポーラトランジス
タとＭＯＳトランジスタを一体の能動素子として構成す
ることができ、高集積化が容易になるという効果がある
。

【００６０】また、この発明における半導体装置の製造
方法によれば、バイポーラトランジスタのベース電極と
ＭＯＳトランジスタの外部引出電極を第２の導電膜を用
いて同時に形成するため、製造工程を簡略化することが
できるという効果がある。

【図面の簡単な説明】

【図１】この発明の第１の実施例による半導体装置の要
部平面図。

【図２】この発明の第１の実施例による半導体装置を示
す要部断面図。

【図３】この発明の第１の実施例による半導体装置の製
造方法を工程順に示す要部断面図。

【図４】この発明の第１の実施例による半導体装置の製
造方法を工程順に示す要部断面図。

【図５】この発明の第２の実施例による半導体装置の要
部平面図。

【図６】この発明の第２の実施例による半導体装置の要
部断面図。

【図７】この発明の第２の実施例による半導体装置の応
用例を説明するための回路図。

【図８】従来の半導体装置を示す要部断面図。

【符号の説明】

Ｑ１　　　　　バイポーラトランジスタＱ３　　　　　
ＭＯＳトランジスタ Ｑ４　　　　　ＭＯＳトランジスタ １１　　　　ｎ＋　多結晶シリコン膜（第１の導電膜）
１３ａ　　ゲート電極 １３ｂ　　ゲート電極 １３ｃ　　ゲート電極 １５ｂ　　ソース・ドレイン領域 １９　　　　多結晶シリコン膜（第２の導電膜）１９ａ
　　ベース引き出し電極 １９ｂ　　ソース・ドレイン引出電極 ２０　　　　絶縁膜 ２２　　　　溝 ２４　　　　真性ベース領域 ２５　　　　側壁 ２６　　　　エミッタ電極 ２７　　　　エミッタ領域

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　同一基板上にバイポーラトランジスタ
   とＭＯＳトランジスタとを有し、上記バイポーラトラン
   ジスタの活性領域にエミッタ電極が設けられ、上記ＭＯ
   Ｓトランジスタの活性領域に外部引出電極が設けられた
   半導体装置において、第１の導電膜を用いて構成された
   ＭＯＳトランジスタのゲート電極と、第２の導電膜を用
   いて構成されたバイポーラトランジスタのベース電極及
   びＭＯＳトランジスタの外部引出電極と、第３の導電膜
   を用いて構成されたバイポーラトランジスタのエミッタ
   電極とを備えたことを特徴とする半導体装置。
2. 【請求項２】　　上記バイポーラトランジスタの引出電
   極が上記ＭＯＳトランジスタの活性領域に接続されてい
   ることを特徴とする請求項１記載の半導体装置。
3. 【請求項３】　　同一基板上にバイポーラトランジスタ
   とＭＯＳトランジスタとを形成し、該バイポーラトラン
   ジスタの活性領域にエミッタ電極を形成し、上記ＭＯＳ
   トランジスタの活性領域に外部引出電極を形成する工程
   を有する半導体装置の製造方法において、第１の導電膜
   を用いてＭＯＳトランジスタのゲート電極を形成する工
   程と、不純物がドーピングされた第２の導電膜を全面に
   形成し、これをパターニングしてバイポーラトランジス
   タのベース電極及びＭＯＳトランジスタの外部引出電極
   とを同時に形成する工程と、基板全面に表面絶縁膜を設
   け、マスクを用いて上記バポーラトランジスタのエミッ
   タ領域上方に開口を設ける工程と、上記開口したバポー
   ラトランジスタのエミッタ領域に第３の導電膜を用いて
   エミッタ電極を設ける工程とを含むことを特徴とする半
   導体装置の製造方法。