JPH04318975A - メモリセル - Google Patents
メモリセルInfo
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- JPH04318975A JPH04318975A JP3085317A JP8531791A JPH04318975A JP H04318975 A JPH04318975 A JP H04318975A JP 3085317 A JP3085317 A JP 3085317A JP 8531791 A JP8531791 A JP 8531791A JP H04318975 A JPH04318975 A JP H04318975A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は電界除去状態で電荷の保
持が可能な絶縁ゲート層を有するメモリ用トランジスタ
から構成されたメモリセルに関する。
持が可能な絶縁ゲート層を有するメモリ用トランジスタ
から構成されたメモリセルに関する。
【０００２】
【従来の技術】図６は従来のＥＥＰ ＲＯＭ（Ｅｌｅ
ｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅａｎｄ Ｐ
ｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）に用いられるメモ
リ素子を示す。この素子は通常、ｎチャンネル形ＭＮＯ
Ｓ素子とされている。すなわち、半導体基板１にはＰウ
ェル２が形成され、このＰウェル２にはｎ＋ 高濃度領
域のソース拡散層４およびｎ＋ 高濃度領域のドレイン
拡散層５が形成される。ソース拡散層４にはソース電極
６が接続して形成され、ドレイン拡散層５にはドレイン
電極７が接続して形成される。前記ソース拡散層４とド
レイン拡散層５との間にはＳｉＯ２ 層８およびＳｉ３
Ｎ４ 層９を介してゲート電極１０が形成される。
ｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅａｎｄ Ｐ
ｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）に用いられるメモ
リ素子を示す。この素子は通常、ｎチャンネル形ＭＮＯ
Ｓ素子とされている。すなわち、半導体基板１にはＰウ
ェル２が形成され、このＰウェル２にはｎ＋ 高濃度領
域のソース拡散層４およびｎ＋ 高濃度領域のドレイン
拡散層５が形成される。ソース拡散層４にはソース電極
６が接続して形成され、ドレイン拡散層５にはドレイン
電極７が接続して形成される。前記ソース拡散層４とド
レイン拡散層５との間にはＳｉＯ２ 層８およびＳｉ３
Ｎ４ 層９を介してゲート電極１０が形成される。
【０００３】このようなＥＥＰ ＲＯＭにおいては、
Ｐウェル２内の正孔を利用して消去が可能である。しか
しながら、ＴＦＴよりなる薄膜メモリセルではウェルが
ないので、正孔の注入をどうするかが問題となる。
Ｐウェル２内の正孔を利用して消去が可能である。しか
しながら、ＴＦＴよりなる薄膜メモリセルではウェルが
ないので、正孔の注入をどうするかが問題となる。
【０００４】そこで、最近では図７に示すようなＴＦＴ
よりなる薄膜メモリセルが考えられている。すなわち、
例えばガラス等の絶縁基板２１上にはポリシリコン等の
半導体層２２が形成され、この半導体層２２にはｎ＋
高濃度領域２３１，２３２，２３３，２３４が形成され
る。前記ｎ＋ 高濃度領域２３２と２３３間の上には例
えば窒化硅素等のトラップ用ゲート絶縁層２５を介して
例えばＡｌ等のメモリ用トランジスタＭＴＲのゲート電
極２６が形成される。前記絶縁層２５は、例えばＳｉ／
Ｎ比が化学量論比０．７５よりも大きい窒化硅素ＳｉＮ
よりなるもので、ホットエレクトロンやファウラーノル
ドハイム効果によって電子や正孔を捕獲し、かつ、放出
することができるものである。この場合、メモリ用トラ
ンジスタＭＴＲはゲート電極２６とｎ＋ 高濃度領域２
３２，２３３の重なりを大きくとって容量をもたせるよ
うに形成される。前記ｎ＋ 高濃度領域２３１と２３２
間の上には例えばＳｉＯ２ 等の絶縁層２７を介して選
択用トランジスタＳＴＲ１の例えばポリシリコン等より
なるゲート電極２８１が形成され、前記ｎ＋ 高濃度領
域２３３と２３４間の上には例えばＳｉＯ２ 等の絶縁
層２７を介して選択用トランジスタＳＴＲ２の例えばポ
リシリコン等よりなるゲート電極２８２が形成される。
よりなる薄膜メモリセルが考えられている。すなわち、
例えばガラス等の絶縁基板２１上にはポリシリコン等の
半導体層２２が形成され、この半導体層２２にはｎ＋
高濃度領域２３１，２３２，２３３，２３４が形成され
る。前記ｎ＋ 高濃度領域２３２と２３３間の上には例
えば窒化硅素等のトラップ用ゲート絶縁層２５を介して
例えばＡｌ等のメモリ用トランジスタＭＴＲのゲート電
極２６が形成される。前記絶縁層２５は、例えばＳｉ／
Ｎ比が化学量論比０．７５よりも大きい窒化硅素ＳｉＮ
よりなるもので、ホットエレクトロンやファウラーノル
ドハイム効果によって電子や正孔を捕獲し、かつ、放出
することができるものである。この場合、メモリ用トラ
ンジスタＭＴＲはゲート電極２６とｎ＋ 高濃度領域２
３２，２３３の重なりを大きくとって容量をもたせるよ
うに形成される。前記ｎ＋ 高濃度領域２３１と２３２
間の上には例えばＳｉＯ２ 等の絶縁層２７を介して選
択用トランジスタＳＴＲ１の例えばポリシリコン等より
なるゲート電極２８１が形成され、前記ｎ＋ 高濃度領
域２３３と２３４間の上には例えばＳｉＯ２ 等の絶縁
層２７を介して選択用トランジスタＳＴＲ２の例えばポ
リシリコン等よりなるゲート電極２８２が形成される。
【０００５】この場合、メモリ用トランジスタＭＴＲの
ゲート電極２６とソース・ドレイン領域（ｎ＋ 高濃度
領域２３２と２３３）を重ね合わせることにより、電子
−正孔対を発生させ、この正孔をトラップ用ゲート絶縁
層２５に注入することにより消去状態とし、電子をトラ
ップ用ゲート絶縁層２５に注入することにより書込状態
としている。
ゲート電極２６とソース・ドレイン領域（ｎ＋ 高濃度
領域２３２と２３３）を重ね合わせることにより、電子
−正孔対を発生させ、この正孔をトラップ用ゲート絶縁
層２５に注入することにより消去状態とし、電子をトラ
ップ用ゲート絶縁層２５に注入することにより書込状態
としている。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うなＴＦＴよりなる薄膜メモリセルではメモリ用トラン
ジスタＭＴＲの両側に選択用トランジスタＳＴＲ１及び
ＳＴＲ２を配設するので、メモリセル面積が大きくなり
、高集積度ＴＦＴメモリには利用できなかった。本発明
は上記の実情に鑑みてなされたもので、メモリセル面積
を縮小して、高集積度ＴＦＴメモリに利用し得るメモリ
セルを提供することを目的とする。
うなＴＦＴよりなる薄膜メモリセルではメモリ用トラン
ジスタＭＴＲの両側に選択用トランジスタＳＴＲ１及び
ＳＴＲ２を配設するので、メモリセル面積が大きくなり
、高集積度ＴＦＴメモリには利用できなかった。本発明
は上記の実情に鑑みてなされたもので、メモリセル面積
を縮小して、高集積度ＴＦＴメモリに利用し得るメモリ
セルを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記課題を解決
するために、半導体層とメモリゲート電極間に、電界除
去状態で電荷の保持が可能な絶縁ゲート層を設け、ソー
ス領域およびドレイン領域を前記メモリゲート電極に対
応する領域から十分離間した部分の前記半導体層に設け
、書込みおよび消去をそれぞれ前記絶縁ゲート層に対し
て電荷を注入もしくは放出することにより行うことを特
徴とするものである。
するために、半導体層とメモリゲート電極間に、電界除
去状態で電荷の保持が可能な絶縁ゲート層を設け、ソー
ス領域およびドレイン領域を前記メモリゲート電極に対
応する領域から十分離間した部分の前記半導体層に設け
、書込みおよび消去をそれぞれ前記絶縁ゲート層に対し
て電荷を注入もしくは放出することにより行うことを特
徴とするものである。
【０００８】
【作用】上記手段により、電界除去状態で電荷の保持が
可能な絶縁ゲート層に同一種類、換言すれば電子または
正孔いずれか一方の電荷を注入したり、もしくは放出す
ることにより、メモリセルへの書込みおよび消去を行う
、すなわち、書込みおよび消去を片チャネル動作で行な
うことができるものであるから、メモリゲート電極に対
応する半導体層の部分に不純物高濃度領域を設ける必要
がなく、メモリセル面積を縮小することができる。
可能な絶縁ゲート層に同一種類、換言すれば電子または
正孔いずれか一方の電荷を注入したり、もしくは放出す
ることにより、メモリセルへの書込みおよび消去を行う
、すなわち、書込みおよび消去を片チャネル動作で行な
うことができるものであるから、メモリゲート電極に対
応する半導体層の部分に不純物高濃度領域を設ける必要
がなく、メモリセル面積を縮小することができる。
【０００９】
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。
説明する。
【００１０】図１は本発明に係るメモリセルの断面図を
示す。このメモリセルは、メモリ用トランジスタＭＴＲ
とこのメモリ用トランジスタＭＴＲの左側および右側に
それぞれ直列に配置された選択用トランジスタＳＴＲ１
とＳＴＲ２から構成されている。すなわち、例えばガラ
ス等の絶縁基板３１上にはポリシリコン等の半導体層３
２が形成され、この半導体層３２にはｎ＋ 高濃度領域
３３１，３３２が形成される。このｎ＋ 高濃度領域３
３１と３３２から十分離間した半導体層３２の略中央部
分の上には例えば窒化硅素等の電界除去状態で電荷の保
持が可能な絶縁ゲート層３５を介して例えばＡｌ等のメ
モリ用トランジスタＭＴＲのメモリゲート電極３６が形
成される。絶縁ゲート層３５は、例えばＳｉ／Ｎ比が化
学量論比０．７５よりも大きい窒化硅素（ＳｉＮ）より
なるもので、ホットエレクトロンやファウラーノルドハ
イム効果によって電子や正孔を捕獲し、かつ、放出する
ことができるものである。この絶縁ゲート層３５はＳｉ
Ｏ２ 薄膜およびＳｉ３ Ｎ４ の２層構造としてもよ
い。メモリゲート電極３６は例えばポリシリコンに不純
物を拡散して形成されたものである。このメモリゲート
電極３６および半導体層３２上には例えばＳｉＯ２ 等
の絶縁層３７を介してスイッチング用電極３８が形成さ
れる。すなわち、スイッチング用電極３８は、メモリゲ
ート電極３６と半導体層３２のｎ＋ 高濃度領域３３１
との間に配置された電極部３８１，メモリゲート電極３
６と半導体層３２のｎ＋ 高濃度領域３３２との間に配
置された電極部３８２，およびメモリゲート電極３６に
対応して隆起状に形成され且つ電極部３８１と３８２を
接続する連接部３８３を有するもので、例えばポリシリ
コンに不純物を拡散して形成されている。この場合、ｎ
＋ 高濃度領域３３１と３３２はスイッチング用電極３
８とセルフアラインで形成され、容量を十分小さくして
無視できるように形成される。これによりアバランシェ
作用による電子−正孔対の発生を防ぎ、ｎ＋ 高濃度領
域３３１，３３２と空乏層の作用によって生じるホット
エレクトロンを絶縁ゲート層３５に注入する構造とされ
ている。図示はしないが、上下の２層積層構造とされて
おり、最初に下層部を形成してスイッチング用電極３８
を形成した後、上層が図１の如く形成されるものである
。この絶縁層３７のｎ＋ 高濃度領域３３１，３３２と
の対応部には開口が形成され、この開口内に例えばＡｌ
等よりなるドレイン電極４０およびソース電極４１を形
成してそれぞれｎ＋ 高濃度領域３３１および３３２に
接続している。メモリ用トランジスタＭＴＲは、半導体
層３２、絶縁ゲート層３５およびメモリゲート電極３６
から構成されている。選択用トランジスタＳＴＲ１は半
導体層３２、ドレイン領域３３１と絶縁ゲート層３５と
の間の絶縁層３７およびスイッチング用電極３８の電極
部３８１から構成され、また、選択用トランジスタＳＴ
Ｒ２は、半導体層３２、ソース領域３３２と絶縁ゲート
層３５との間の絶縁層３７およびスイッチング用電極３
８の電極部３８２から構成されている。
示す。このメモリセルは、メモリ用トランジスタＭＴＲ
とこのメモリ用トランジスタＭＴＲの左側および右側に
それぞれ直列に配置された選択用トランジスタＳＴＲ１
とＳＴＲ２から構成されている。すなわち、例えばガラ
ス等の絶縁基板３１上にはポリシリコン等の半導体層３
２が形成され、この半導体層３２にはｎ＋ 高濃度領域
３３１，３３２が形成される。このｎ＋ 高濃度領域３
３１と３３２から十分離間した半導体層３２の略中央部
分の上には例えば窒化硅素等の電界除去状態で電荷の保
持が可能な絶縁ゲート層３５を介して例えばＡｌ等のメ
モリ用トランジスタＭＴＲのメモリゲート電極３６が形
成される。絶縁ゲート層３５は、例えばＳｉ／Ｎ比が化
学量論比０．７５よりも大きい窒化硅素（ＳｉＮ）より
なるもので、ホットエレクトロンやファウラーノルドハ
イム効果によって電子や正孔を捕獲し、かつ、放出する
ことができるものである。この絶縁ゲート層３５はＳｉ
Ｏ２ 薄膜およびＳｉ３ Ｎ４ の２層構造としてもよ
い。メモリゲート電極３６は例えばポリシリコンに不純
物を拡散して形成されたものである。このメモリゲート
電極３６および半導体層３２上には例えばＳｉＯ２ 等
の絶縁層３７を介してスイッチング用電極３８が形成さ
れる。すなわち、スイッチング用電極３８は、メモリゲ
ート電極３６と半導体層３２のｎ＋ 高濃度領域３３１
との間に配置された電極部３８１，メモリゲート電極３
６と半導体層３２のｎ＋ 高濃度領域３３２との間に配
置された電極部３８２，およびメモリゲート電極３６に
対応して隆起状に形成され且つ電極部３８１と３８２を
接続する連接部３８３を有するもので、例えばポリシリ
コンに不純物を拡散して形成されている。この場合、ｎ
＋ 高濃度領域３３１と３３２はスイッチング用電極３
８とセルフアラインで形成され、容量を十分小さくして
無視できるように形成される。これによりアバランシェ
作用による電子−正孔対の発生を防ぎ、ｎ＋ 高濃度領
域３３１，３３２と空乏層の作用によって生じるホット
エレクトロンを絶縁ゲート層３５に注入する構造とされ
ている。図示はしないが、上下の２層積層構造とされて
おり、最初に下層部を形成してスイッチング用電極３８
を形成した後、上層が図１の如く形成されるものである
。この絶縁層３７のｎ＋ 高濃度領域３３１，３３２と
の対応部には開口が形成され、この開口内に例えばＡｌ
等よりなるドレイン電極４０およびソース電極４１を形
成してそれぞれｎ＋ 高濃度領域３３１および３３２に
接続している。メモリ用トランジスタＭＴＲは、半導体
層３２、絶縁ゲート層３５およびメモリゲート電極３６
から構成されている。選択用トランジスタＳＴＲ１は半
導体層３２、ドレイン領域３３１と絶縁ゲート層３５と
の間の絶縁層３７およびスイッチング用電極３８の電極
部３８１から構成され、また、選択用トランジスタＳＴ
Ｒ２は、半導体層３２、ソース領域３３２と絶縁ゲート
層３５との間の絶縁層３７およびスイッチング用電極３
８の電極部３８２から構成されている。
【００１１】図２は図１のメモリセルのメモリゲート電
圧ＶＭＧ−ドレイン電流Ｉｄ 特性であるヒステリシス
特性図を示す。すなわち、メモリ用トランジスタＭＴＲ
のメモリチャネル部のしきい電圧Ｖｔｈを調整して、出
力特性Ａに示すような初期状態がデプレッション型であ
るメモリセルを構成する。このようなメモリセルにおい
て、メモリ用トランジスタＭＴＲのメモリゲート電圧Ｖ
ＭＧに正電圧ＶＰ が印加されると、絶縁ゲート層３５
に電子が注入されて書込みが行われ出力特性Ｂを示し、
負電圧−ＶＰ が印加されると絶縁ゲート層３５から電
子が放出されて消去が行われ出力特性Ｃを示す。読出し
の場合はメモリゲート電圧ＶＭＧを０Ｖにすることによ
り、メモリ用トランジスタＭＴＲが消去状態の出力特性
Ｃなら半導体層３２のチャネルを通ってドレイン電流Ｉ
ｄ が消去状態として最低必要な電流値ＩＯＮ以上流れ
、メモリ用トランジスタＭＴＲが書込状態の出力特性Ｂ
ならドレイン電流Ｉｄは書込状態として必要な電流値Ｉ
ＯＦＦ 以下しか流れない。尚、ドレイン電流ＩＯＮ，
ＩＯＦＦとはシステムから要求されるメモリセル中の１
ビットとしての電流値の最大値と最小値で、論理「１」
，「０」を識別するためのものである。
圧ＶＭＧ−ドレイン電流Ｉｄ 特性であるヒステリシス
特性図を示す。すなわち、メモリ用トランジスタＭＴＲ
のメモリチャネル部のしきい電圧Ｖｔｈを調整して、出
力特性Ａに示すような初期状態がデプレッション型であ
るメモリセルを構成する。このようなメモリセルにおい
て、メモリ用トランジスタＭＴＲのメモリゲート電圧Ｖ
ＭＧに正電圧ＶＰ が印加されると、絶縁ゲート層３５
に電子が注入されて書込みが行われ出力特性Ｂを示し、
負電圧−ＶＰ が印加されると絶縁ゲート層３５から電
子が放出されて消去が行われ出力特性Ｃを示す。読出し
の場合はメモリゲート電圧ＶＭＧを０Ｖにすることによ
り、メモリ用トランジスタＭＴＲが消去状態の出力特性
Ｃなら半導体層３２のチャネルを通ってドレイン電流Ｉ
ｄ が消去状態として最低必要な電流値ＩＯＮ以上流れ
、メモリ用トランジスタＭＴＲが書込状態の出力特性Ｂ
ならドレイン電流Ｉｄは書込状態として必要な電流値Ｉ
ＯＦＦ 以下しか流れない。尚、ドレイン電流ＩＯＮ，
ＩＯＦＦとはシステムから要求されるメモリセル中の１
ビットとしての電流値の最大値と最小値で、論理「１」
，「０」を識別するためのものである。
【００１２】以上のように、本願発明は出力特性Ａに示
すように初期状態で消去状態として必要な電流値がとれ
ているため、電子の注入によって書込み状態となし、こ
の電子を放出することによってもとの出力特性を示す消
去状態となす片チャネル動作での書込み、消去を行なう
ものであるため、正孔の注入が必要な両チャネル動作に
よる書込み、消去と異なり、正孔を発生するメカニズム
が必要でない。従って、アバランシェ作用を発生するた
めの高濃度領域をメモリゲート電極３６に対応する半導
体層３２に形成する必要ない。この分メモリセル面積を
縮小することができ、高集積度ＴＦＴメモリに利用する
ことができる。又、消去動作が電子の放出だけですみ、
正孔の注入を必要としないので、消去時間が高速化でき
る。
すように初期状態で消去状態として必要な電流値がとれ
ているため、電子の注入によって書込み状態となし、こ
の電子を放出することによってもとの出力特性を示す消
去状態となす片チャネル動作での書込み、消去を行なう
ものであるため、正孔の注入が必要な両チャネル動作に
よる書込み、消去と異なり、正孔を発生するメカニズム
が必要でない。従って、アバランシェ作用を発生するた
めの高濃度領域をメモリゲート電極３６に対応する半導
体層３２に形成する必要ない。この分メモリセル面積を
縮小することができ、高集積度ＴＦＴメモリに利用する
ことができる。又、消去動作が電子の放出だけですみ、
正孔の注入を必要としないので、消去時間が高速化でき
る。
【００１３】図３は書込み動作状態を説明するための等
価回路図で、ドレイン電極４０及びソース電極４１をア
ースし、メモリゲート電極３６に電圧ＶＰ を印加し、
スイッチング用電極３８に電圧ＶＯＮを印加すれば、メ
モリゲート電圧ＶＭＧが正電圧ＶＰとなって絶縁ゲート
層３５に電子が注入されて書込みが行われる。
価回路図で、ドレイン電極４０及びソース電極４１をア
ースし、メモリゲート電極３６に電圧ＶＰ を印加し、
スイッチング用電極３８に電圧ＶＯＮを印加すれば、メ
モリゲート電圧ＶＭＧが正電圧ＶＰとなって絶縁ゲート
層３５に電子が注入されて書込みが行われる。
【００１４】図４は消去動作状態を説明するための等価
回路図で、ドレイン電極４０及びソース電極４１に電圧
ＶＰ を印加し、メモリゲート電極３６をアースし、ス
イッチング用電極３８に電圧ＶＯＮを印加すれば、メモ
リゲート電圧ＶＭＧが負電圧−ＶＰとなって絶縁ゲート
層３５から電子が放出されて消去が行われる。
回路図で、ドレイン電極４０及びソース電極４１に電圧
ＶＰ を印加し、メモリゲート電極３６をアースし、ス
イッチング用電極３８に電圧ＶＯＮを印加すれば、メモ
リゲート電圧ＶＭＧが負電圧−ＶＰとなって絶縁ゲート
層３５から電子が放出されて消去が行われる。
【００１５】図５は読出し動作状態を説明するための等
価回路図で、ドレイン電極４０に電圧ＶＤ をを印加し
、ソース電極４１をアースし、メモリゲート電極３６を
アースし、スイッチング用電極３８に電圧ＶＯＮを印加
すれば、メモリ用トランジスタＭＴＲが消去状態の出力
特性Ｃなら半導体層３２のチャネルを通ってドレイン電
流Ｉｄ が消去状態として最低必要な電流値ＩＯＮ以上
流れ、メモリ用トランジスタＭＴＲが書込状態の出力特
性Ｂならドレイン電流Ｉｄ は書込状態として必要な電
流値ＩＯＦＦ 以下しか流れない。
価回路図で、ドレイン電極４０に電圧ＶＤ をを印加し
、ソース電極４１をアースし、メモリゲート電極３６を
アースし、スイッチング用電極３８に電圧ＶＯＮを印加
すれば、メモリ用トランジスタＭＴＲが消去状態の出力
特性Ｃなら半導体層３２のチャネルを通ってドレイン電
流Ｉｄ が消去状態として最低必要な電流値ＩＯＮ以上
流れ、メモリ用トランジスタＭＴＲが書込状態の出力特
性Ｂならドレイン電流Ｉｄ は書込状態として必要な電
流値ＩＯＦＦ 以下しか流れない。
【００１６】尚、上記実施例ではＭＮＳのメモリセルに
ついて説明したが、これに限らずＭＯＮＳ，ＭＮＯＳ，
ＭＯＮＯＳ等のメモリセルについて同様に実施すること
がでる。また、選択用トランジスタＳＴＲ１，ＳＴＲ２
は独立して駆動できるように、スイッチング用電極３８
の電極部３８１，３８２を分離して形成してもよい。 又、上記実施例では、ＴＦＴの場合で説明したが、この
発明は単結晶半導体装置にも適用できるものである。
ついて説明したが、これに限らずＭＯＮＳ，ＭＮＯＳ，
ＭＯＮＯＳ等のメモリセルについて同様に実施すること
がでる。また、選択用トランジスタＳＴＲ１，ＳＴＲ２
は独立して駆動できるように、スイッチング用電極３８
の電極部３８１，３８２を分離して形成してもよい。 又、上記実施例では、ＴＦＴの場合で説明したが、この
発明は単結晶半導体装置にも適用できるものである。
【００１７】
【発明の効果】以上述べたように本発明によれば、半導
体層とメモリゲート電極間に、電界除去状態で電荷の保
持が可能な絶縁ゲート層を設け、ソース領域およびドレ
イン領域を前記ゲート電極に対応する領域から十分離間
した部分の前記半導体層に設け、書込みおよび消去をそ
れぞれ前記絶縁ゲート層に対して電荷の注入および放出
で行うことにより、メモリ用トランジスタのメモリゲー
ト電極に対応する半導体層部分に不純物高濃度領域を設
ける必要がなく、メモリセル面積を縮小することができ
、高集積度メモリに利用することができる。
体層とメモリゲート電極間に、電界除去状態で電荷の保
持が可能な絶縁ゲート層を設け、ソース領域およびドレ
イン領域を前記ゲート電極に対応する領域から十分離間
した部分の前記半導体層に設け、書込みおよび消去をそ
れぞれ前記絶縁ゲート層に対して電荷の注入および放出
で行うことにより、メモリ用トランジスタのメモリゲー
ト電極に対応する半導体層部分に不純物高濃度領域を設
ける必要がなく、メモリセル面積を縮小することができ
、高集積度メモリに利用することができる。
【図１】本発明の一実施例を示す断面図である。
【図２】図１のメモリセルのメモリゲート電圧ＶＭＧ−
ドレイン電流Ｉｄ 特性を示すヒステリシス特性図であ
る。
ドレイン電流Ｉｄ 特性を示すヒステリシス特性図であ
る。
【図３】図１のメモリセルの書込み動作状態を説明する
ための等価回路図である。
ための等価回路図である。
【図４】図１のメモリセルの消去動作状態を説明するた
めの等価回路図である。
めの等価回路図である。
【図５】図１のメモリセルの読出し動作状態を説明する
ための等価回路図である。
ための等価回路図である。
【図６】従来のメモリセルの一例を示す断面図である。
【図７】従来のメモリセルの他の例を示す概略断面図で
ある。
ある。
ＭＴＲ…メモリ用トランジスタ、ＳＴＲ１，ＳＴＲ２…
選択用トランジスタ、３１…絶縁基板、３２…半導体層
、３３１，３３２…ｎ＋ 高濃度領域、３５…メモリ用
トランジスタＭＴＲの絶縁ゲート層、３６…メモリ用ト
ランジスタＭＴＲのゲート電極、３７…絶縁層、３８…
スイッチング用電極、４０…ドレイン電極、４１…ソー
ス電極。
選択用トランジスタ、３１…絶縁基板、３２…半導体層
、３３１，３３２…ｎ＋ 高濃度領域、３５…メモリ用
トランジスタＭＴＲの絶縁ゲート層、３６…メモリ用ト
ランジスタＭＴＲのゲート電極、３７…絶縁層、３８…
スイッチング用電極、４０…ドレイン電極、４１…ソー
ス電極。
Claims (5)
- 【請求項１】 半導体層とメモリゲート電極間に、電
界除去状態で電荷の保持が可能な絶縁ゲート層を設け、
ソース領域およびドレイン領域を前記メモリゲート電極
に対応する領域から十分離間した部分の前記半導体層に
設け、書込みおよび消去をそれぞれ前記絶縁ゲート層に
対して電荷を注入および放出することにより行うことを
特徴とするメモリセル。 - 【請求項２】 スイッチング用電極がゲート電極とソ
ース・ドレイン間にあることを特徴とするメモリセル。 - 【請求項３】 電荷が電子であることを特徴とする請
求項１記載のメモリセル。 - 【請求項４】 半導体層が絶縁基板上に形成されてい
ることを特徴とする請求項１記載のメモリセル。 - 【請求項５】 初期状態がデプレッション型であるこ
とを特徴とする請求項１記載のメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085317A JPH04318975A (ja) | 1991-04-17 | 1991-04-17 | メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085317A JPH04318975A (ja) | 1991-04-17 | 1991-04-17 | メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04318975A true JPH04318975A (ja) | 1992-11-10 |
Family
ID=13855237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3085317A Pending JPH04318975A (ja) | 1991-04-17 | 1991-04-17 | メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04318975A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821588A (en) * | 1996-03-26 | 1998-10-13 | Sharp Kabushiki Kaisha | Transistor and semiconductor device |
| JP2012129411A (ja) * | 2010-12-16 | 2012-07-05 | Hitachi Chem Co Ltd | 帯電体並びにそれを用いた電界効果トランジスタ及びメモリ素子 |
-
1991
- 1991-04-17 JP JP3085317A patent/JPH04318975A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821588A (en) * | 1996-03-26 | 1998-10-13 | Sharp Kabushiki Kaisha | Transistor and semiconductor device |
| JP2012129411A (ja) * | 2010-12-16 | 2012-07-05 | Hitachi Chem Co Ltd | 帯電体並びにそれを用いた電界効果トランジスタ及びメモリ素子 |
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