JPH04315246A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04315246A JPH04315246A JP3082122A JP8212291A JPH04315246A JP H04315246 A JPH04315246 A JP H04315246A JP 3082122 A JP3082122 A JP 3082122A JP 8212291 A JP8212291 A JP 8212291A JP H04315246 A JPH04315246 A JP H04315246A
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- 230000005540 biological transmission Effects 0.000 claims description 80
- 239000000872 buffer Substances 0.000 description 57
- 238000004891 communication Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 6
- 238000001914 filtration Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000002592 echocardiography Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/376—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a contention resolving method, e.g. collision detection, collision avoidance
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- General Physics & Mathematics (AREA)
- Dc Digital Transmission (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はエコーバック比較機能
を有する半導体集積回路装置に関する。
を有する半導体集積回路装置に関する。
【０００２】
【従来の技術】外部バスに複数の装置を接続し、該複数
の装置間で情報交換が行えるネットワークを構築した際
に生じるバス競合を制御する方式の１つにコリジョンデ
ィテクト方式がある。このコリジョンディテクト方式に
おいて、外部バスにつながる各装置が自身の優先順位を
示す送信データを外部バス上に出力し、外部バス上に出
力したデータを再び受信データとして取り込むことによ
りエコーバックし、受信データと送信データとを比較し
不一致の場合は送信を中断するという手段が取られてい
た。このようなコリジョンディテクト方式を実行するた
め、エコーバック比較機能を有する通信用ＬＳＩが必要
となる。
の装置間で情報交換が行えるネットワークを構築した際
に生じるバス競合を制御する方式の１つにコリジョンデ
ィテクト方式がある。このコリジョンディテクト方式に
おいて、外部バスにつながる各装置が自身の優先順位を
示す送信データを外部バス上に出力し、外部バス上に出
力したデータを再び受信データとして取り込むことによ
りエコーバックし、受信データと送信データとを比較し
不一致の場合は送信を中断するという手段が取られてい
た。このようなコリジョンディテクト方式を実行するた
め、エコーバック比較機能を有する通信用ＬＳＩが必要
となる。
【０００３】図６はエコーバック比較機能を有する従来
の通信用ＬＳＩの送受信部の内部構成を示すブロック図
である。同図に示すように、送受信部は送信部１、受信
部２及び比較部３から構成され、送信部１と受信部２は
外部バスであるシリアルバス４を介して接続される。
の通信用ＬＳＩの送受信部の内部構成を示すブロック図
である。同図に示すように、送受信部は送信部１、受信
部２及び比較部３から構成され、送信部１と受信部２は
外部バスであるシリアルバス４を介して接続される。
【０００４】送信部１は内部に送信バッファレジスタ１
１、ＰｔｏＳ（Ｐａｒａｌｅｌｌ ｔｏ Ｓｅｒｉａｌ
）シフトレジスタ１２、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔ
ｈ Ｍｏｄｕｌａｔｏｒ ）部１３及び送信バッファ１
４から構成される。送信バッファレジスタ１１は、シリ
アルバス使用優先順位を示した送信バッファレジスタア
ドレスＡ１を取り込み、この送信バッファレジスタアド
レスＡ１から、１バイトの送信データをパラレルにＰｔ
ｏＳシフトレジスタ１２に転送する。ＰｔｏＳレジスタ
１２は、取り込んだ１バイト送信データを順次シフトさ
せることにより、シリアルデータＤ１としてＰＷＭ部１
３に順次シリアル出力する。ＰＷＭ部１３は、シリアル
データＤ１をパルス変調して変調シリアルデータＤ２を
送信バッファ１４に出力し、送信バッファ１４は変調シ
リアルデータＤ２をバッファリングして、変調シリアル
データＤ２と同内容の変調シリアルデータＤ３をシリア
ルバス４に出力する。なお、ＰｔｏＳシフトレジスタ１
２の動作は送信データロードクロックＴ１及びＰｔｏＳ
シフトレジスタクロックＴ２により制御され、ＰＷＭ部
１３の動作はＰＷＭクロックＴ３により制御される。
１、ＰｔｏＳ（Ｐａｒａｌｅｌｌ ｔｏ Ｓｅｒｉａｌ
）シフトレジスタ１２、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔ
ｈ Ｍｏｄｕｌａｔｏｒ ）部１３及び送信バッファ１
４から構成される。送信バッファレジスタ１１は、シリ
アルバス使用優先順位を示した送信バッファレジスタア
ドレスＡ１を取り込み、この送信バッファレジスタアド
レスＡ１から、１バイトの送信データをパラレルにＰｔ
ｏＳシフトレジスタ１２に転送する。ＰｔｏＳレジスタ
１２は、取り込んだ１バイト送信データを順次シフトさ
せることにより、シリアルデータＤ１としてＰＷＭ部１
３に順次シリアル出力する。ＰＷＭ部１３は、シリアル
データＤ１をパルス変調して変調シリアルデータＤ２を
送信バッファ１４に出力し、送信バッファ１４は変調シ
リアルデータＤ２をバッファリングして、変調シリアル
データＤ２と同内容の変調シリアルデータＤ３をシリア
ルバス４に出力する。なお、ＰｔｏＳシフトレジスタ１
２の動作は送信データロードクロックＴ１及びＰｔｏＳ
シフトレジスタクロックＴ２により制御され、ＰＷＭ部
１３の動作はＰＷＭクロックＴ３により制御される。
【０００５】一方、受信部２は、受信バッファレジスタ
２１、ＳｔｏＰ（Ｓｅｒｉａｌ ｔｏ Ｐａｒａｌ ）
シフトレジスタ２２、ＰＷＤＭ（Ｐｕｌｓｅ Ｗｉｄｔ
ｈ ＤｅＭｏｄｕｌａｔｏｒ ）部２３、デジタルフィ
ルタ２４及び受信バッファ２５から構成される。受信バ
ッファ２５はシリアルバス４上にあるシリアルデータを
バッファリングしデジタルフィルタ２４に出力する。デ
ジタルフィルタ２４は受信バッファ２５の出力であるシ
リアルデータに対しノイズ成分を遮断するフィルタリン
グ処理を施してシリアルデータＤ４をＰＷＤＭ部２３に
出力する。ＰＷＤＭ部２３はシリアルデータＤ４を復調
して復調シリアルデータＤ５をＳｔｏＰシフトレジスタ
２２に出力する。ＳｔｏＰシフトレジスタ２２は復調シ
リアルデータＤ５をシリアルに順次入力し、１バイト受
信データを取り込み、この受信データを受信バッファレ
ジスタ２１にパラレルに出力する。なお、デジタルフィ
ルタ２４の動作はデジタルフィルタクロックＴ４により
制御され、ＰＷＤＭ部２３の動作はＰＷＤＭクロックＴ
５より制御され、ＳｔｏＰシフトレジスタ２２の動作は
ＳｔｏＰシフトレジスタクロックＴ６及び受信データロ
ードクロックＴ１０により制御される。また、受信バッ
ファレジスタ２１には、受信バッファアドレスＡ２が付
与される。
２１、ＳｔｏＰ（Ｓｅｒｉａｌ ｔｏ Ｐａｒａｌ ）
シフトレジスタ２２、ＰＷＤＭ（Ｐｕｌｓｅ Ｗｉｄｔ
ｈ ＤｅＭｏｄｕｌａｔｏｒ ）部２３、デジタルフィ
ルタ２４及び受信バッファ２５から構成される。受信バ
ッファ２５はシリアルバス４上にあるシリアルデータを
バッファリングしデジタルフィルタ２４に出力する。デ
ジタルフィルタ２４は受信バッファ２５の出力であるシ
リアルデータに対しノイズ成分を遮断するフィルタリン
グ処理を施してシリアルデータＤ４をＰＷＤＭ部２３に
出力する。ＰＷＤＭ部２３はシリアルデータＤ４を復調
して復調シリアルデータＤ５をＳｔｏＰシフトレジスタ
２２に出力する。ＳｔｏＰシフトレジスタ２２は復調シ
リアルデータＤ５をシリアルに順次入力し、１バイト受
信データを取り込み、この受信データを受信バッファレ
ジスタ２１にパラレルに出力する。なお、デジタルフィ
ルタ２４の動作はデジタルフィルタクロックＴ４により
制御され、ＰＷＤＭ部２３の動作はＰＷＤＭクロックＴ
５より制御され、ＳｔｏＰシフトレジスタ２２の動作は
ＳｔｏＰシフトレジスタクロックＴ６及び受信データロ
ードクロックＴ１０により制御される。また、受信バッ
ファレジスタ２１には、受信バッファアドレスＡ２が付
与される。
【０００６】比較部３は、送信データ比較用レジスタ３
１、受信データ比較用レジスタ３２及び比較器３３から
構成される。送信データ比較用レジスタ３１は送信部１
のＰｔｏＳシフトレジスタ１２から出力されるシリアル
データＤ１をシリアルに初段のラッチに取り込みながら
、シフト動作を行い２段目以降のラッチにデータをシフ
トする。また、受信データ比較用レジスタ３２は受信部
３のＰＷＤＭ部２３から出力される復調シリアルデータ
Ｄ５をシリアルに初段のラッチに取り込みながら、シフ
ト動作を行い２段目以降のラッチにデータをシフトする
。 そして、比較器３３は送信データ比較用レジスタ３１の
２段目のラッチデータと受信データ比較用レジスタ３２
の初段のラッチデータとを比較してエコーバックデータ
Ｄ９を出力する。
１、受信データ比較用レジスタ３２及び比較器３３から
構成される。送信データ比較用レジスタ３１は送信部１
のＰｔｏＳシフトレジスタ１２から出力されるシリアル
データＤ１をシリアルに初段のラッチに取り込みながら
、シフト動作を行い２段目以降のラッチにデータをシフ
トする。また、受信データ比較用レジスタ３２は受信部
３のＰＷＤＭ部２３から出力される復調シリアルデータ
Ｄ５をシリアルに初段のラッチに取り込みながら、シフ
ト動作を行い２段目以降のラッチにデータをシフトする
。 そして、比較器３３は送信データ比較用レジスタ３１の
２段目のラッチデータと受信データ比較用レジスタ３２
の初段のラッチデータとを比較してエコーバックデータ
Ｄ９を出力する。
【０００７】図７は図６で示した通信用ＬＳＩのエコー
バック比較動作を示すタイミング図である。以下、同図
を参照して、エコーバック比較動作の説明を行う。
バック比較動作を示すタイミング図である。以下、同図
を参照して、エコーバック比較動作の説明を行う。
【０００８】まず、送信バッファレジスタ１１に送信バ
ッファレジスタアドレスＡ１が格納された後、ＰｔｏＳ
シフトレジスタ１２に入力される送信データロードクロ
ックＴ１がＨレベルになる。このクロックＴ１がＨレベ
ルの期間において、送信バッファレジスタ１１は、送信
バッファレジスタアドレスＡ１で指示された１バイト送
信データ（ここでは１バイト＝８ビットとする）をＰｔ
ｏＳシフトレジスタ１２にパラレル出力する。
ッファレジスタアドレスＡ１が格納された後、ＰｔｏＳ
シフトレジスタ１２に入力される送信データロードクロ
ックＴ１がＨレベルになる。このクロックＴ１がＨレベ
ルの期間において、送信バッファレジスタ１１は、送信
バッファレジスタアドレスＡ１で指示された１バイト送
信データ（ここでは１バイト＝８ビットとする）をＰｔ
ｏＳシフトレジスタ１２にパラレル出力する。
【０００９】そして、ＰｔｏＳシフトレジスタクロック
Ｔ２がＨレベルとなる。このクロックＴ２のＨレベル立
ち上がりをトリガとして、ＰｔｏＳシフトレジスタ１２
は、シフト動作を行い取り込んだ１バイト送信データの
うち、最上位の出力ビットデータ（ＭＳＢ＝Ｂ７）をシ
リアルデータＤ１としてシリアル出力する。以降、Ｐｔ
ｏＳシフトレジスタ１２は、クロックＴ２のＨレベル立
ち上がりをトリガとしてシフト動作を行うことにより、
第２位の出力ビットデータ（Ｂ６）〜最下位の出力ビッ
トデータ（ＬＳＢ＝Ｂ０）にかけての出力ビットデータ
を、順次シリアルデータＤ１としてシリアル出力する。
Ｔ２がＨレベルとなる。このクロックＴ２のＨレベル立
ち上がりをトリガとして、ＰｔｏＳシフトレジスタ１２
は、シフト動作を行い取り込んだ１バイト送信データの
うち、最上位の出力ビットデータ（ＭＳＢ＝Ｂ７）をシ
リアルデータＤ１としてシリアル出力する。以降、Ｐｔ
ｏＳシフトレジスタ１２は、クロックＴ２のＨレベル立
ち上がりをトリガとしてシフト動作を行うことにより、
第２位の出力ビットデータ（Ｂ６）〜最下位の出力ビッ
トデータ（ＬＳＢ＝Ｂ０）にかけての出力ビットデータ
を、順次シリアルデータＤ１としてシリアル出力する。
【００１０】そして、ＰＷＭクロックＴ３がＨレベルに
なると、このクロックＴ３のＨレベル立ち上がりをトリ
ガとして、ＰＷＭ部１３はシリアルデータＤ１をパルス
幅変調して変調シリアルデータＤ２を送信バッファ１４
に出力する。そして、ほぼ同時に送信バッファ１４は変
調シリアルデータＤ２と同内容の変調シリアルデータＤ
３をシリアルバス４に出力する。
なると、このクロックＴ３のＨレベル立ち上がりをトリ
ガとして、ＰＷＭ部１３はシリアルデータＤ１をパルス
幅変調して変調シリアルデータＤ２を送信バッファ１４
に出力する。そして、ほぼ同時に送信バッファ１４は変
調シリアルデータＤ２と同内容の変調シリアルデータＤ
３をシリアルバス４に出力する。
【００１１】一方、ＰＷＭクロックＴ３とほぼ同時に比
較部クロックＴ７がＨレベルに立ち上がり、このクロッ
クＴ７のＨレベル立ち上がりをトリガとして、送信デー
タ比較用レジスタ３１は、シリアルデータＤ１を初段の
ラッチにシリアルに取り込む。以降、送信データ比較用
レジスタ３１は、比較部クロックＴ７のクロックＴ７の
Ｈレベル立ち上がりをトリガとして、取り込んだシリア
ルデータＤ１を２段目以降のラッチにシフトさせながら
、最新のシリアルデータＤ１を初段のラッチに順次取り
込む。なお、図７では、送信データ比較用レジスタ３１
の初段のラッチデータＳ１と２段目のラッチデータＳ２
のみを示す。
較部クロックＴ７がＨレベルに立ち上がり、このクロッ
クＴ７のＨレベル立ち上がりをトリガとして、送信デー
タ比較用レジスタ３１は、シリアルデータＤ１を初段の
ラッチにシリアルに取り込む。以降、送信データ比較用
レジスタ３１は、比較部クロックＴ７のクロックＴ７の
Ｈレベル立ち上がりをトリガとして、取り込んだシリア
ルデータＤ１を２段目以降のラッチにシフトさせながら
、最新のシリアルデータＤ１を初段のラッチに順次取り
込む。なお、図７では、送信データ比較用レジスタ３１
の初段のラッチデータＳ１と２段目のラッチデータＳ２
のみを示す。
【００１２】また、シリアルバス４上にある変調シリア
ルデータＤ３は受信バッファ２５を介してデジタルフィ
ルタ２４に伝わる。デジタルフィルタ２４は、デジタル
フィルタクロックＴ４に基づき、変調シリアルデータＤ
３をフィルタリング処理してシリアルデータＤ４をＰＷ
ＤＭ部２３に出力する。この際、フィルタリング処理に
時間ｔ１を要するため、シリアルデータＤ４の出力タイ
ミングは、変調シリアルデータＤ３の出力タイミングに
対し時間ｔ１遅延する。
ルデータＤ３は受信バッファ２５を介してデジタルフィ
ルタ２４に伝わる。デジタルフィルタ２４は、デジタル
フィルタクロックＴ４に基づき、変調シリアルデータＤ
３をフィルタリング処理してシリアルデータＤ４をＰＷ
ＤＭ部２３に出力する。この際、フィルタリング処理に
時間ｔ１を要するため、シリアルデータＤ４の出力タイ
ミングは、変調シリアルデータＤ３の出力タイミングに
対し時間ｔ１遅延する。
【００１３】そして、ＰＷＤＭクロックＴ５がＨレベル
パルスを発生し、このクロックＴ５のＨレベルパルスに
基づき、ＰＷＤＭ部２３はシリアルデータＤ４をパルス
幅復調して復調シリアルデータＤ５をＳｔｏＰシフトレ
ジスタ２２に出力する。この復調処理に要する時間ｔ２
が、シリアルデータＤ４の出力タイミングに対する復調
シリアルデータＤ５の出力タイミングの遅延時間となる
。
パルスを発生し、このクロックＴ５のＨレベルパルスに
基づき、ＰＷＤＭ部２３はシリアルデータＤ４をパルス
幅復調して復調シリアルデータＤ５をＳｔｏＰシフトレ
ジスタ２２に出力する。この復調処理に要する時間ｔ２
が、シリアルデータＤ４の出力タイミングに対する復調
シリアルデータＤ５の出力タイミングの遅延時間となる
。
【００１４】次に、ＳｔｏＰシフトレジスタクロックＴ
６がＨレベルに立ち上がり、このクロックＴ６のＨレベ
ル立ち上がりをトリガとして、ＳｔｏＰシフトレジスタ
２２は復調シリアルデータＤ５を初段のラッチにシリア
ルに取り込む。以降、ＳｔｏＰシフトレジスタ２２は、
クロックＴ６のＨレベル立ち上がりをトリガとして２段
目以降のラッチにデータをシフトさせながら、初段のラ
ッチに最新の復調シリアルデータＤ５をシリアル入力す
る。
６がＨレベルに立ち上がり、このクロックＴ６のＨレベ
ル立ち上がりをトリガとして、ＳｔｏＰシフトレジスタ
２２は復調シリアルデータＤ５を初段のラッチにシリア
ルに取り込む。以降、ＳｔｏＰシフトレジスタ２２は、
クロックＴ６のＨレベル立ち上がりをトリガとして２段
目以降のラッチにデータをシフトさせながら、初段のラ
ッチに最新の復調シリアルデータＤ５をシリアル入力す
る。
【００１５】そして、ＳｔｏＰシフトレジスタ２２内の
ラッチに１バイト受信データが取り込まれた後、受信デ
ータロードクロックＴ１０がＨレベルに立ち上がり（図
７では図示せず）、このクロックＴ１０のＨレベル立ち
上がりをトリガとして、ＳｔｏＰシフトレジスタ１２は
、取り込んだ１バイト受信データを、パラレルに受信バ
ッファレジスタ２１に出力する。
ラッチに１バイト受信データが取り込まれた後、受信デ
ータロードクロックＴ１０がＨレベルに立ち上がり（図
７では図示せず）、このクロックＴ１０のＨレベル立ち
上がりをトリガとして、ＳｔｏＰシフトレジスタ１２は
、取り込んだ１バイト受信データを、パラレルに受信バ
ッファレジスタ２１に出力する。
【００１６】一方、比較部３において、受信データ比較
用レジスタ３２は受信データ比較レジスタ用クロックＴ
８のＨレベル立ち上がりをトリガとして、復調シリアル
データＤ５を初段のラッチに取り込む。以降、受信デー
タ比較用レジスタ３２は、比較部クロックＴ８のＨレベ
ル立ち上がりをトリガとして、取り込んだ復調シリアル
データＤ５を２段目以降のラッチにデータシフトさせな
がら、最新の復調シリアルデータＤ５を初段のラッチに
順次取り込む。なお、図７では、受信データ比較用レジ
スタ３２の初段のラッチデータＲ１のみ示す。
用レジスタ３２は受信データ比較レジスタ用クロックＴ
８のＨレベル立ち上がりをトリガとして、復調シリアル
データＤ５を初段のラッチに取り込む。以降、受信デー
タ比較用レジスタ３２は、比較部クロックＴ８のＨレベ
ル立ち上がりをトリガとして、取り込んだ復調シリアル
データＤ５を２段目以降のラッチにデータシフトさせな
がら、最新の復調シリアルデータＤ５を初段のラッチに
順次取り込む。なお、図７では、受信データ比較用レジ
スタ３２の初段のラッチデータＲ１のみ示す。
【００１７】そして、比較器３３は、比較部クロックＴ
９をＨレベル立ち上がりをトリガとして、送信データ比
較用レジスタ３１の２段目のラッチデータＳ２と受信デ
ータ比較用レジスタ３２の初段のラッチデータＲ１とを
比較して、その比較結果であるエコーバックデータＤ９
を出力する。
９をＨレベル立ち上がりをトリガとして、送信データ比
較用レジスタ３１の２段目のラッチデータＳ２と受信デ
ータ比較用レジスタ３２の初段のラッチデータＲ１とを
比較して、その比較結果であるエコーバックデータＤ９
を出力する。
【００１８】この際、送信データ比較用レジスタ３１へ
のシリアルデータＤ１の入力タイミングと受信データ比
較用レジスタ３２への復調シリアルデータＤ５の入力タ
イミングとの間に生じる遅延時間（ｔ１＋ｔ２）を考慮
して、送信データ比較用レジスタ３１の２段目のラッチ
データＳ２と受信データ比較用レジスタ３２の初段のラ
ッチデータＲ１とを比較することにより、同一対象の出
力ビットデータ（Ｂ７（ＭＳＢ）〜Ｂ０（ＬＳＢ））の
比較を行うことができる。
のシリアルデータＤ１の入力タイミングと受信データ比
較用レジスタ３２への復調シリアルデータＤ５の入力タ
イミングとの間に生じる遅延時間（ｔ１＋ｔ２）を考慮
して、送信データ比較用レジスタ３１の２段目のラッチ
データＳ２と受信データ比較用レジスタ３２の初段のラ
ッチデータＲ１とを比較することにより、同一対象の出
力ビットデータ（Ｂ７（ＭＳＢ）〜Ｂ０（ＬＳＢ））の
比較を行うことができる。
【００１９】
【発明が解決しようとする課題】エコーバック比較機能
を有する従来の通信用ＬＳＩは以上のように構成されて
おり、送信部１より送信されたシリアルデータが受信部
２に受信されるまでの遅延時間を考慮してエコーバック
比較動作を行うため、比較部３は、送信シリアルデータ
のデータ保持用に送信データ比較用レジスタ３１と、受
信シリアルデータのデータ保持用に受信データ比較用レ
ジスタ３２とを備える必要があり、都合、２つのレジス
タを備えることになるため、その分素子数が増加し、チ
ップサイズが大きくなってしまうという問題点があった
。
を有する従来の通信用ＬＳＩは以上のように構成されて
おり、送信部１より送信されたシリアルデータが受信部
２に受信されるまでの遅延時間を考慮してエコーバック
比較動作を行うため、比較部３は、送信シリアルデータ
のデータ保持用に送信データ比較用レジスタ３１と、受
信シリアルデータのデータ保持用に受信データ比較用レ
ジスタ３２とを備える必要があり、都合、２つのレジス
タを備えることになるため、その分素子数が増加し、チ
ップサイズが大きくなってしまうという問題点があった
。
【００２０】この発明は上記問題点を解決するためにな
されたもので、チップサイズの縮小化を図ったエコーバ
ック比較機能を有する通信用の半導体集積回路装置を得
ることを目的とする。
されたもので、チップサイズの縮小化を図ったエコーバ
ック比較機能を有する通信用の半導体集積回路装置を得
ることを目的とする。
【００２１】
【課題を解決するための手段】この発明にかかる半導体
記憶装置は、格納した所定数ビットの送信データを一方
端から他方端方向にシフトさせることにより前記他方端
から前記送信データをシリアル出力するとともに、該シ
リアル出力を前記一方端から入力して再格納する送信用
シフトレジスタを有し、該送信用シフトレジスタからシ
リアル出力される前記送信データを、シリアルバス上に
シリアルデータとして与える送信部と、受信用シフトレ
ジスタを有し、前記シリアルバス上にある前記シリアル
データを、受信データとして、前記受信用シフトレジス
タ内に順次シフトしつつシリアル入力する受信部と、前
記送信データを格納する前記送信用シフトレジスタの全
ビットのうちの少なくとも一部の所定ビットから出力さ
れる送信比較データと、前記受信データを格納する前記
受信用シフトレジスタの全ビットのうちの少なくとも一
部の所定ビットから出力されかつ前記送信比較データと
同一ビット数を有する受信比較データとを比較してエコ
ーバック信号を出力するエコーバック比較動作を行う比
較部とを備え、前記送信用シフトレドスタ及び前記受信
用比較レジスタの前記所定ビットは、前記送信用シフト
レジスタからのシリアル出力タイミングと前記受信用シ
フトレジスタへのシリアル入力タイミングとの間に生じ
る遅延時間に基づいて、前記送信比較データと前記受信
比較データが互いに対応したものとなるように予め設定
される。
記憶装置は、格納した所定数ビットの送信データを一方
端から他方端方向にシフトさせることにより前記他方端
から前記送信データをシリアル出力するとともに、該シ
リアル出力を前記一方端から入力して再格納する送信用
シフトレジスタを有し、該送信用シフトレジスタからシ
リアル出力される前記送信データを、シリアルバス上に
シリアルデータとして与える送信部と、受信用シフトレ
ジスタを有し、前記シリアルバス上にある前記シリアル
データを、受信データとして、前記受信用シフトレジス
タ内に順次シフトしつつシリアル入力する受信部と、前
記送信データを格納する前記送信用シフトレジスタの全
ビットのうちの少なくとも一部の所定ビットから出力さ
れる送信比較データと、前記受信データを格納する前記
受信用シフトレジスタの全ビットのうちの少なくとも一
部の所定ビットから出力されかつ前記送信比較データと
同一ビット数を有する受信比較データとを比較してエコ
ーバック信号を出力するエコーバック比較動作を行う比
較部とを備え、前記送信用シフトレドスタ及び前記受信
用比較レジスタの前記所定ビットは、前記送信用シフト
レジスタからのシリアル出力タイミングと前記受信用シ
フトレジスタへのシリアル入力タイミングとの間に生じ
る遅延時間に基づいて、前記送信比較データと前記受信
比較データが互いに対応したものとなるように予め設定
される。
【００２２】
【作用】この発明における送信部の送信用シフトレジス
タは、送信データを一方端から他方端方向にシフトさせ
ることにより他方端から送信データをシリアル出力する
とともに、該シリアル出力を一方端から入力して再格納
するため、シリアル出力の保持機能を有する。
タは、送信データを一方端から他方端方向にシフトさせ
ることにより他方端から送信データをシリアル出力する
とともに、該シリアル出力を一方端から入力して再格納
するため、シリアル出力の保持機能を有する。
【００２３】
【実施例】図１はこの発明の一実施例であるエコーバッ
ク比較機能を有する通信用ＬＳＩの送受信部の内部構成
を示すブロック図である。同図に示すように、送受信部
は送信部５１、受信部５２及び比較部５３から構成され
、送信部５１と受信部５２は外部バスであるシリアルバ
ス４を介して接続される。
ク比較機能を有する通信用ＬＳＩの送受信部の内部構成
を示すブロック図である。同図に示すように、送受信部
は送信部５１、受信部５２及び比較部５３から構成され
、送信部５１と受信部５２は外部バスであるシリアルバ
ス４を介して接続される。
【００２４】送信部５１は内部に送信バッファレジスタ
１１、ＰｔｏＳシフトレジスタ６１、ＰＷＭ部１３及び
送信バッファ１４から構成される。送信バッファレジス
タ１１は、シリアルバス使用優先順位を示した送信バッ
ファレジスタアドレスＡ１を取り込み、この送信バッフ
ァレジスタアドレスＡ１から、１バイトの送信データを
パラレルにＰｔｏＳシフトレジスタ６１に出力する。Ｐ
ｔｏＳシフトレジスタ６１は、９ビットのラッチ（フリ
ップフロップ）の直列接続により構成され、送信バッフ
ァレジスタ１１内の送信バッファレジスタアドレスＡ１
から、１バイト（８ビット）送信データをパラレルに取
り込む。そして、初段（１段）〜８段のラッチデータを
隣接する２段〜最終段（９段）のラッチへデータシフト
して最終段のラッチデータをシリアルデータＤ１として
ＰＷＭ部１３に順次出力する。同時に、このシリルデー
タＤ１を初段のラッチに帰還（ループ）転送する。つま
り、ＰｔｏＳシフトレジスタ６１は送信データをシフト
させつつ、ループさせながらシリアルデータＤ１を出力
する。
１１、ＰｔｏＳシフトレジスタ６１、ＰＷＭ部１３及び
送信バッファ１４から構成される。送信バッファレジス
タ１１は、シリアルバス使用優先順位を示した送信バッ
ファレジスタアドレスＡ１を取り込み、この送信バッフ
ァレジスタアドレスＡ１から、１バイトの送信データを
パラレルにＰｔｏＳシフトレジスタ６１に出力する。Ｐ
ｔｏＳシフトレジスタ６１は、９ビットのラッチ（フリ
ップフロップ）の直列接続により構成され、送信バッフ
ァレジスタ１１内の送信バッファレジスタアドレスＡ１
から、１バイト（８ビット）送信データをパラレルに取
り込む。そして、初段（１段）〜８段のラッチデータを
隣接する２段〜最終段（９段）のラッチへデータシフト
して最終段のラッチデータをシリアルデータＤ１として
ＰＷＭ部１３に順次出力する。同時に、このシリルデー
タＤ１を初段のラッチに帰還（ループ）転送する。つま
り、ＰｔｏＳシフトレジスタ６１は送信データをシフト
させつつ、ループさせながらシリアルデータＤ１を出力
する。
【００２５】ＰＷＭ部１３は、シリアルデータＤ１をパ
ルス変調して変調シリアルデータＤ２を送信バッファ１
４に出力し、送信バッファ１４は変調シリアルデータＤ
２をバッファリングして、変調シリアルデータＤ２と同
内容の変調シリアルデータＤ３をシリアルバス４に出力
する。なお、ＰｔｏＳシフトレジスタ６１の動作は送信
データロードクロックＴ１、ＰｔｏＳシフトレジスタク
ロックＴ２及びリセット信号Ｔ１１により制御され、Ｐ
ＷＭ部１３の動作はＰＷＭクロックＴ３により制御され
る。
ルス変調して変調シリアルデータＤ２を送信バッファ１
４に出力し、送信バッファ１４は変調シリアルデータＤ
２をバッファリングして、変調シリアルデータＤ２と同
内容の変調シリアルデータＤ３をシリアルバス４に出力
する。なお、ＰｔｏＳシフトレジスタ６１の動作は送信
データロードクロックＴ１、ＰｔｏＳシフトレジスタク
ロックＴ２及びリセット信号Ｔ１１により制御され、Ｐ
ＷＭ部１３の動作はＰＷＭクロックＴ３により制御され
る。
【００２６】一方。受信部５２は、受信バッファレジス
タ２１、ＳｔｏＰシフトレジスタ６２、ＰＷＤＭ部２３
、デジタルフィルタ２４及び受信バッファ２５から構成
される。受信バッファ２５はシリアルバス４上にあるシ
リアルデータをバッファリングしてデジタルフィルタ２
４に出力する。デジタルフィルタ２４は受信バッファ２
５の出力に対し、ノイズ成分を遮断するフィルタリング
処理を施してシリアルデータＤ４をＰＷＤＭ部２３に出
力する。ＰＷＤＭ部２３はシリアルデータＤ４を復調し
て復調シリアルデータＤ５をＳｔｏＰシフトレジスタ６
２に出力する。
タ２１、ＳｔｏＰシフトレジスタ６２、ＰＷＤＭ部２３
、デジタルフィルタ２４及び受信バッファ２５から構成
される。受信バッファ２５はシリアルバス４上にあるシ
リアルデータをバッファリングしてデジタルフィルタ２
４に出力する。デジタルフィルタ２４は受信バッファ２
５の出力に対し、ノイズ成分を遮断するフィルタリング
処理を施してシリアルデータＤ４をＰＷＤＭ部２３に出
力する。ＰＷＤＭ部２３はシリアルデータＤ４を復調し
て復調シリアルデータＤ５をＳｔｏＰシフトレジスタ６
２に出力する。
【００２７】ＳｔｏＰシフトレジスタ６２は復調シリア
ルデータＤ５を受信データとして初段のラッチに順次シ
リアルに取り込みながら、２段目以降のラッチにシフト
させ、１バイトの受信データの格納が終了すると、受信
バッファレジスタ２１に受信データをパラレルに出力す
る。
ルデータＤ５を受信データとして初段のラッチに順次シ
リアルに取り込みながら、２段目以降のラッチにシフト
させ、１バイトの受信データの格納が終了すると、受信
バッファレジスタ２１に受信データをパラレルに出力す
る。
【００２８】なお、デジタルフィルタ２４の動作はデジ
タルフィルタクロックＴ４により制御され、ＰＷＤＭ部
２３の動作はＰＷＤＭクロックＴ５より制御され、Ｓｔ
ｏＰシフトレジスタ６２の動作はＳｔｏＰシフトレジス
タクロックＴ６及び受信データロードクロックＴ１０に
より制御される。また、受信バッファレジスタ２１には
、受信バッファアドレスＡ２が付与される。
タルフィルタクロックＴ４により制御され、ＰＷＤＭ部
２３の動作はＰＷＤＭクロックＴ５より制御され、Ｓｔ
ｏＰシフトレジスタ６２の動作はＳｔｏＰシフトレジス
タクロックＴ６及び受信データロードクロックＴ１０に
より制御される。また、受信バッファレジスタ２１には
、受信バッファアドレスＡ２が付与される。
【００２９】比較部５３は、比較器６３とともに、送信
部５１のＰｔｏＳシフトレジスタ６１と受信部５２のＳ
ｔｏＰシフトレジスタ６２とから構成される。比較部５
３はＰｔｏＳシフトレジスタ６１の初段のラッチデータ
とＳｔｏＰシフトレジスタ６２の初段のラッチデータと
を比較してエコーバックデータＤ９を出力する。
部５１のＰｔｏＳシフトレジスタ６１と受信部５２のＳ
ｔｏＰシフトレジスタ６２とから構成される。比較部５
３はＰｔｏＳシフトレジスタ６１の初段のラッチデータ
とＳｔｏＰシフトレジスタ６２の初段のラッチデータと
を比較してエコーバックデータＤ９を出力する。
【００３０】図２は比較部５２周辺を詳細に示す説明図
である。同図に示すように、ＰｔｏＳシフトレジスタ６
１は９個のＲ−Ｓ−ＦＦ（フリップフロップ）７０〜７
８の直列接続により構成され、送信データロードクロッ
クＴ１がＨレベルのとき、送信バッファレジスタ１１か
ら転送される１バイトデータにおけるビットデータＢ０
〜Ｂ７の１／０に基づき、対応のＲ−Ｓ−ＦＦ７０〜７
７がセット／リセットされることにより、送信バッファ
レジスタ１１からＰｔｏＳシフトレジスタ６１への１バ
イト送信データのパラレル転送が行われる。
である。同図に示すように、ＰｔｏＳシフトレジスタ６
１は９個のＲ−Ｓ−ＦＦ（フリップフロップ）７０〜７
８の直列接続により構成され、送信データロードクロッ
クＴ１がＨレベルのとき、送信バッファレジスタ１１か
ら転送される１バイトデータにおけるビットデータＢ０
〜Ｂ７の１／０に基づき、対応のＲ−Ｓ−ＦＦ７０〜７
７がセット／リセットされることにより、送信バッファ
レジスタ１１からＰｔｏＳシフトレジスタ６１への１バ
イト送信データのパラレル転送が行われる。
【００３１】そして、ＰｔｏＳシフトレジスタクロック
Ｔ２のＨレベル立ち上がりエッジで、Ｒ−Ｓ−ＦＦ７０
〜７７のラッチデータが右隣のＲ−Ｓ−ＦＦ７１〜７８
にシフトされ、Ｒ−Ｓ−ＦＦ７８のＱ出力がシリアルデ
ータＤ１として出力されるとともに、Ｒ−Ｓ−ＦＦ７０
のＤ入力にループ転送される。また、リセット信号Ｔ１
１がＨレベルに立ち上がると、すべてのＲ−Ｓ−ＦＦ７
０〜７８が強制的にリセットされる。
Ｔ２のＨレベル立ち上がりエッジで、Ｒ−Ｓ−ＦＦ７０
〜７７のラッチデータが右隣のＲ−Ｓ−ＦＦ７１〜７８
にシフトされ、Ｒ−Ｓ−ＦＦ７８のＱ出力がシリアルデ
ータＤ１として出力されるとともに、Ｒ−Ｓ−ＦＦ７０
のＤ入力にループ転送される。また、リセット信号Ｔ１
１がＨレベルに立ち上がると、すべてのＲ−Ｓ−ＦＦ７
０〜７８が強制的にリセットされる。
【００３２】一方、ＳｔｏＰシフトレジスタ６２は８個
のＦＦ８０〜８７の直列接続により構成され、ＳｔｏＰ
シフトレジスタクロックＴ６のＨレベル立ち上がりエッ
ジで、最新の復調シリアルデータＤ５をＦＦ８０のＤ入
力として取り込みながら、ＦＦ８０〜８６のラッチデー
タをそれぞれ左隣のＦＦ８１〜８７にシフトする。そし
て、受信データロードクロックＴ１０がＨレベルの期間
に、各ＦＦ８０〜８７のラッチデータ（Ｑ出力）が受信
バッファレジスタ２１のビットラッチに転送されること
により、ＳｔｏＰシフトレジスタ６２から受信バッファ
レジスタ２１への１バイト受信データのパラレル転送が
行われる。
のＦＦ８０〜８７の直列接続により構成され、ＳｔｏＰ
シフトレジスタクロックＴ６のＨレベル立ち上がりエッ
ジで、最新の復調シリアルデータＤ５をＦＦ８０のＤ入
力として取り込みながら、ＦＦ８０〜８６のラッチデー
タをそれぞれ左隣のＦＦ８１〜８７にシフトする。そし
て、受信データロードクロックＴ１０がＨレベルの期間
に、各ＦＦ８０〜８７のラッチデータ（Ｑ出力）が受信
バッファレジスタ２１のビットラッチに転送されること
により、ＳｔｏＰシフトレジスタ６２から受信バッファ
レジスタ２１への１バイト受信データのパラレル転送が
行われる。
【００３３】また、比較器６３は、ＰｔｏＳシフトレジ
スタ６１のＲ−Ｓ−ＦＦ７０のＱ出力とＳｔｏＰシフト
レジスタ６２のＦＦ８０のＱ出力Ｑ８０とを比較して、
その比較結果に基づきエコーバックデータＤ９を出力す
る。
スタ６１のＲ−Ｓ−ＦＦ７０のＱ出力とＳｔｏＰシフト
レジスタ６２のＦＦ８０のＱ出力Ｑ８０とを比較して、
その比較結果に基づきエコーバックデータＤ９を出力す
る。
【００３４】図３は図１及び図２で示した通信用ＬＳＩ
の動作の一部を示すタイミング図である。以下、同図を
参照して、エコーバック比較動作の説明を行う。なお、
同図において、Ｑ７０，Ｑ７７及びＱ８０はそれぞれＦ
Ｆ７０，７７及び８０のＱ出力を示す。
の動作の一部を示すタイミング図である。以下、同図を
参照して、エコーバック比較動作の説明を行う。なお、
同図において、Ｑ７０，Ｑ７７及びＱ８０はそれぞれＦ
Ｆ７０，７７及び８０のＱ出力を示す。
【００３５】まず、リセット信号Ｔ１を所定期間Ｈレベ
ルにして、ＰｔｏＳシフトレジスタ６１中のすべてのＲ
−Ｓ−ＦＦ７０〜７８をリセットする。
ルにして、ＰｔｏＳシフトレジスタ６１中のすべてのＲ
−Ｓ−ＦＦ７０〜７８をリセットする。
【００３６】そして、送信バッファレジスタ１１に送信
バッファレジスタアドレスＡ１が格納された後、Ｐｔｏ
Ｓシフトレジスタ６１に入力される送信データロードク
ロックＴ１がＨレベルになる。このクロックＴ１がＨレ
ベルの期間において、送信バッファレジスタ１１は、送
信バッファレジスタアドレスＡ１で指示された１バイト
送信データ（ここでは１バイト＝８ビットとする）をＰ
ｔｏＳシフトレジスタ６１にパラレル出力する。すなわ
ち、送信バッファレジスタ１１に格納された各ビットデ
ータがＳｔｏＰシフトレジスタ６１のＲ−Ｓ−ＦＦ７０
〜７７にそれぞれパラレル転送される。
バッファレジスタアドレスＡ１が格納された後、Ｐｔｏ
Ｓシフトレジスタ６１に入力される送信データロードク
ロックＴ１がＨレベルになる。このクロックＴ１がＨレ
ベルの期間において、送信バッファレジスタ１１は、送
信バッファレジスタアドレスＡ１で指示された１バイト
送信データ（ここでは１バイト＝８ビットとする）をＰ
ｔｏＳシフトレジスタ６１にパラレル出力する。すなわ
ち、送信バッファレジスタ１１に格納された各ビットデ
ータがＳｔｏＰシフトレジスタ６１のＲ−Ｓ−ＦＦ７０
〜７７にそれぞれパラレル転送される。
【００３７】そして、ＰｔｏＳシフトレジスタクロック
Ｔ２がＨレベルとなり、このクロックＴ２のＨレベル立
ち上がりをトリガとして、ＰｔｏＳシフトレジスタ６１
はＲ−Ｓ−ＦＦ７０〜７７のラッチデータ（Ｑ出力）を
右隣のＲ−Ｓ−ＦＦ７１〜７８にシフトし、Ｒ−Ｓ−Ｆ
Ｆ７８のＱ出力をシリアルデータＤ１としてＰＷＭ部１
３にシリアル出力するとともに、Ｒ−Ｓ−ＦＦ７０のＤ
入力にループ転送する。その結果、取り込んだ１バイト
送信データのうち、最上位の出力ビットデータ（ＭＳＢ
＝Ｂ７）がシリアルデータＤ１としてＰＷＭ部１３に出
力される。以降、ＰｔｏＳシフトレジスタ６１は、クロ
ックＴ２のＨレベル立ち上がりをトリガとしてシフト及
びループ転送動作を行うことにより、取り込んだ１バイ
ト送信データのうち、第２位の出力ビットデータ（Ｂ６
）〜最下位の出力ビットデータ（ＬＳＢ＝Ｂ０）にかけ
ての出力ビットデータを、順次シリアルデータＤ１とし
て出力しながら最終段のラッチデータを初段のラッチに
ループ転送する。
Ｔ２がＨレベルとなり、このクロックＴ２のＨレベル立
ち上がりをトリガとして、ＰｔｏＳシフトレジスタ６１
はＲ−Ｓ−ＦＦ７０〜７７のラッチデータ（Ｑ出力）を
右隣のＲ−Ｓ−ＦＦ７１〜７８にシフトし、Ｒ−Ｓ−Ｆ
Ｆ７８のＱ出力をシリアルデータＤ１としてＰＷＭ部１
３にシリアル出力するとともに、Ｒ−Ｓ−ＦＦ７０のＤ
入力にループ転送する。その結果、取り込んだ１バイト
送信データのうち、最上位の出力ビットデータ（ＭＳＢ
＝Ｂ７）がシリアルデータＤ１としてＰＷＭ部１３に出
力される。以降、ＰｔｏＳシフトレジスタ６１は、クロ
ックＴ２のＨレベル立ち上がりをトリガとしてシフト及
びループ転送動作を行うことにより、取り込んだ１バイ
ト送信データのうち、第２位の出力ビットデータ（Ｂ６
）〜最下位の出力ビットデータ（ＬＳＢ＝Ｂ０）にかけ
ての出力ビットデータを、順次シリアルデータＤ１とし
て出力しながら最終段のラッチデータを初段のラッチに
ループ転送する。
【００３８】そして、ＰＷＭクロックＴ３がＨレベルに
なると、このクロックＴ３のＨレベル立ち上がりをトリ
ガとして、ＰＷＭ部１３はシリアルデータＤ１をパルス
幅変調して変調シリアルデータＤ２を送信バッファ１４
に出力する。そして、ほぼ同時に送信バッファ１４は変
調シリアルデータＤ２と同内容の変調シリアルデータＤ
３をシリアルバス４上に出力する。
なると、このクロックＴ３のＨレベル立ち上がりをトリ
ガとして、ＰＷＭ部１３はシリアルデータＤ１をパルス
幅変調して変調シリアルデータＤ２を送信バッファ１４
に出力する。そして、ほぼ同時に送信バッファ１４は変
調シリアルデータＤ２と同内容の変調シリアルデータＤ
３をシリアルバス４上に出力する。
【００３９】そして、シリアルバス４上にある変調シリ
アルデータＤ３は、受信部５２の受信バッファ２５を介
してデジタルフィルタ２４に伝わる。デジタルフィルタ
２４は、デジタルフィルタクロックＴ４に基づき、変調
シリアルデータＤ３をフィルタリング処理してシリアル
データＤ４をＰＷＤＭ部２３に出力する。この際、フィ
ルタリング処理に時間ｔ１を要するため、シリアルデー
タＤ４の出力タイミングは、変調シリアルデータＤ３の
出力タイミングに対し時間ｔ１遅延する。
アルデータＤ３は、受信部５２の受信バッファ２５を介
してデジタルフィルタ２４に伝わる。デジタルフィルタ
２４は、デジタルフィルタクロックＴ４に基づき、変調
シリアルデータＤ３をフィルタリング処理してシリアル
データＤ４をＰＷＤＭ部２３に出力する。この際、フィ
ルタリング処理に時間ｔ１を要するため、シリアルデー
タＤ４の出力タイミングは、変調シリアルデータＤ３の
出力タイミングに対し時間ｔ１遅延する。
【００４０】そして、ＰＷＤＭクロックＴ５がＨレベル
に立ち上がり、このクロックＴ５のＨレベルパルスに基
づき、ＰＷＤＭ部２３はシリアルデータＤ４をパルス幅
復調して復調シリアルデータＤ５をＳｔｏＰシフトレジ
スタ６２に出力する。この復調処理に要する時間ｔ２が
、シリアルデータＤ４の出力タイミングに対する復調シ
リアルデータＤ５の出力タイミングの遅延時間となる。
に立ち上がり、このクロックＴ５のＨレベルパルスに基
づき、ＰＷＤＭ部２３はシリアルデータＤ４をパルス幅
復調して復調シリアルデータＤ５をＳｔｏＰシフトレジ
スタ６２に出力する。この復調処理に要する時間ｔ２が
、シリアルデータＤ４の出力タイミングに対する復調シ
リアルデータＤ５の出力タイミングの遅延時間となる。
【００４１】次に、ＳｔｏＰシフトレジスタクロックＴ
６がＨレベルに立ち上がり、このクロックＴ６のＨレベ
ル立ち上がりをトリガとして、ＳｔｏＰシフトレジスタ
６２は復調シリアルデータＤ５を初段のラッチにシリア
ルに取り込む。以降、ＳｔｏＰシフトレジスタ６２は、
クロックＴ６のＨレベル立ち上がりをトリガとして２段
目以降のラッチにデータをシフトさせながら、初段のラ
ッチに最新の復調シリアルデータＤ５をシリアル入力す
る。
６がＨレベルに立ち上がり、このクロックＴ６のＨレベ
ル立ち上がりをトリガとして、ＳｔｏＰシフトレジスタ
６２は復調シリアルデータＤ５を初段のラッチにシリア
ルに取り込む。以降、ＳｔｏＰシフトレジスタ６２は、
クロックＴ６のＨレベル立ち上がりをトリガとして２段
目以降のラッチにデータをシフトさせながら、初段のラ
ッチに最新の復調シリアルデータＤ５をシリアル入力す
る。
【００４２】そして、ＳｔｏＰシフトレジスタ６２内の
ラッチに１バイト受信データが取り込まれた後、受信デ
ータロードクロックＴ１０がＨレベルに立ち上がり（図
３では図示せず）、このクロックＴ１０のＨレベル立ち
上がりをトリガとして、ＳｔｏＰシフトレジスタ１２は
、取り込んだ１バイト受信データを、パラレルに受信バ
ッファレジスタ２１に出力する。
ラッチに１バイト受信データが取り込まれた後、受信デ
ータロードクロックＴ１０がＨレベルに立ち上がり（図
３では図示せず）、このクロックＴ１０のＨレベル立ち
上がりをトリガとして、ＳｔｏＰシフトレジスタ１２は
、取り込んだ１バイト受信データを、パラレルに受信バ
ッファレジスタ２１に出力する。
【００４３】一方、比較部５３における比較器６３は、
比較部クロックＴ９をＨレベル立ち上がりをトリガとし
て、ＰｔｏＳシフトレジスタ６１の初段のラッチデータ
、つまり、Ｒ−Ｓ−ＦＦ７０のＱ出力Ｑ７０と、Ｓｔｏ
Ｐシフトレジスタ６２の初段のラッチデータ、つまり、
ＦＦ８０のＱ出力Ｑ８０とを比較して、その比較結果で
あるエコーバックデータＤ９を出力する。この際、フィ
ルタリング時間ｔ１、パルス幅復調時間ｔ２等により生
じる、ＰｔｏＳシフトレジスタ６１からのシリアル出力
タイミングとＳｔｏＰシフトレジスタ６２へのシリアル
入力タイミングとの間の遅延時間に基づき、ＰｔｏＳシ
フトレジスタ６１のシリアル出力であるシリアルデータ
Ｄ１がクロックＴ３の１クロック分遅れて現れるＰｔｏ
Ｓシフトレジスタ６１の初段のラッチデータＱ７０と、
ＳｔｏＰシフトレジスタ６２の中では最新の復調シリア
ルデータＤ５が現れる初段のラッチデータＱ８０とを比
較することにより、同一対象のビットデータ（Ｂ７（Ｍ
ＳＢ）〜Ｂ０（ＬＳＢ））の比較を行うことができる。
比較部クロックＴ９をＨレベル立ち上がりをトリガとし
て、ＰｔｏＳシフトレジスタ６１の初段のラッチデータ
、つまり、Ｒ−Ｓ−ＦＦ７０のＱ出力Ｑ７０と、Ｓｔｏ
Ｐシフトレジスタ６２の初段のラッチデータ、つまり、
ＦＦ８０のＱ出力Ｑ８０とを比較して、その比較結果で
あるエコーバックデータＤ９を出力する。この際、フィ
ルタリング時間ｔ１、パルス幅復調時間ｔ２等により生
じる、ＰｔｏＳシフトレジスタ６１からのシリアル出力
タイミングとＳｔｏＰシフトレジスタ６２へのシリアル
入力タイミングとの間の遅延時間に基づき、ＰｔｏＳシ
フトレジスタ６１のシリアル出力であるシリアルデータ
Ｄ１がクロックＴ３の１クロック分遅れて現れるＰｔｏ
Ｓシフトレジスタ６１の初段のラッチデータＱ７０と、
ＳｔｏＰシフトレジスタ６２の中では最新の復調シリア
ルデータＤ５が現れる初段のラッチデータＱ８０とを比
較することにより、同一対象のビットデータ（Ｂ７（Ｍ
ＳＢ）〜Ｂ０（ＬＳＢ））の比較を行うことができる。
【００４４】このように、この発明における第１の実施
例では、送信部５１のＰｔｏＳシフトレジスタ６１の最
終段のラッチであるＲ−Ｓ−ＦＦ７８のＱ出力Ｑ７８を
初段のラッチであるＲ−Ｓ−ＦＦ７０のＤ入力に帰還さ
せることにより、ＰｔｏＳシフトレジスタ６１にシリア
ルデータＤ１の保持能力をもたせた。
例では、送信部５１のＰｔｏＳシフトレジスタ６１の最
終段のラッチであるＲ−Ｓ−ＦＦ７８のＱ出力Ｑ７８を
初段のラッチであるＲ−Ｓ−ＦＦ７０のＤ入力に帰還さ
せることにより、ＰｔｏＳシフトレジスタ６１にシリア
ルデータＤ１の保持能力をもたせた。
【００４５】その結果、ＰｔｏＳシフトレジスタ６１と
ＳｔｏＰシフトレジスタ６２とをそれぞれ比較部５３の
比較用レジスタとして利用しても、ＰｔｏＳシフトレジ
スタ６１からのシリアル出力タイミングとＳｔｏＰシフ
トレジスタ６２へのシリアル入力タイミングとの間の遅
延時間を考慮して、支障なくエコーバック比較動作が行
うことができ、比較部５３は専用の比較レジスタを設け
る必要がなくなるため、その分素子数を減少させ、チッ
プサイズの縮小化を図ることができる。
ＳｔｏＰシフトレジスタ６２とをそれぞれ比較部５３の
比較用レジスタとして利用しても、ＰｔｏＳシフトレジ
スタ６１からのシリアル出力タイミングとＳｔｏＰシフ
トレジスタ６２へのシリアル入力タイミングとの間の遅
延時間を考慮して、支障なくエコーバック比較動作が行
うことができ、比較部５３は専用の比較レジスタを設け
る必要がなくなるため、その分素子数を減少させ、チッ
プサイズの縮小化を図ることができる。
【００４６】また、１バイト（８ビット）のパラレル入
力を行うＰｔｏＳシフトレジスタ６１を９ビット構成に
することにより、エコーバック比較動作に支障なく、送
信バッファレジスタ１１からのパラレル入力をＲ−Ｓ−
ＦＦ７０〜７７により行いながら、同時に、ＰＷＭ部１
３へのシリアル出力をＲ−Ｓ−ＦＦ７８により行うこと
ができる。
力を行うＰｔｏＳシフトレジスタ６１を９ビット構成に
することにより、エコーバック比較動作に支障なく、送
信バッファレジスタ１１からのパラレル入力をＲ−Ｓ−
ＦＦ７０〜７７により行いながら、同時に、ＰＷＭ部１
３へのシリアル出力をＲ−Ｓ−ＦＦ７８により行うこと
ができる。
【００４７】例えば、図４に示すように、第１の１バイ
トデータ（Ｂ７〜Ｂ０）の最下位ビットデータＢ０がシ
リアルデータＤ１として出力されているシリアル出力期
間Ｐ１において、比較部クロックＴ９のＨレベル立ち上
がりを、送信データロードクロックＴ１のＨレベル立ち
上がりよりも先に設定することにより、期間Ｐ１の前半
に第１の１バイトデータのビットデータＢ１のエコーバ
ック比較（出力Ｑ７０と出力Ｑ８０との比較）動作を行
い、後半に第２の１バイトデータ（Ｂ７′〜Ｂ０′）の
ＰｔｏＳシフトレジスタ６１へのパラレル出力動作を行
うことができる。そして、次のシリアル出力期間Ｐ２に
おいて、シリアルデータＤ１として第２の１バイトデー
タの最上位ビットデータＢ７′を出力し、同時に第１の
１バイトデータにおける最下位ビットデータＢ０のエコ
ーバック比較動作を行うことができる。なお、Ｑ７１は
Ｒ−Ｓ−ＦＦ７１のＱ出力である。
トデータ（Ｂ７〜Ｂ０）の最下位ビットデータＢ０がシ
リアルデータＤ１として出力されているシリアル出力期
間Ｐ１において、比較部クロックＴ９のＨレベル立ち上
がりを、送信データロードクロックＴ１のＨレベル立ち
上がりよりも先に設定することにより、期間Ｐ１の前半
に第１の１バイトデータのビットデータＢ１のエコーバ
ック比較（出力Ｑ７０と出力Ｑ８０との比較）動作を行
い、後半に第２の１バイトデータ（Ｂ７′〜Ｂ０′）の
ＰｔｏＳシフトレジスタ６１へのパラレル出力動作を行
うことができる。そして、次のシリアル出力期間Ｐ２に
おいて、シリアルデータＤ１として第２の１バイトデー
タの最上位ビットデータＢ７′を出力し、同時に第１の
１バイトデータにおける最下位ビットデータＢ０のエコ
ーバック比較動作を行うことができる。なお、Ｑ７１は
Ｒ−Ｓ−ＦＦ７１のＱ出力である。
【００４８】図５はこの発明の第２の実施例であるエコ
ーバック比較機能を有する通信用ＬＳＩの比較部周辺を
詳細に示す説明図である。同図に示すように、比較器６
３′は、比較部クロックＴ９′の制御下で、ＰｔｏＳシ
フトレジスタ６１の初段〜４段目のラッチデータ、すな
わち、Ｒ−Ｓ−ＦＦ７０、７１、７２及び７３のＱ出力
Ｑ７０、Ｑ７１，Ｑ７２及びＱ７３それぞれと、Ｓｔｏ
Ｐシフトレジスタ６２の初段〜４段目のラッチデータ、
すなわち、ＦＦ８０、８１、８２及び８３のＱ出力Ｑ８
０、Ｑ８１、Ｑ８２及びＱ８３それぞれとを比較して、
その比較結果に基づきエコーバックデータＤ９を出力す
る。 なお、他の構成は図２で示した第１の実施例と同様であ
るため、説明は省略する。また、全体構成は図１で示し
た第１の実施例の構成と同様である。
ーバック比較機能を有する通信用ＬＳＩの比較部周辺を
詳細に示す説明図である。同図に示すように、比較器６
３′は、比較部クロックＴ９′の制御下で、ＰｔｏＳシ
フトレジスタ６１の初段〜４段目のラッチデータ、すな
わち、Ｒ−Ｓ−ＦＦ７０、７１、７２及び７３のＱ出力
Ｑ７０、Ｑ７１，Ｑ７２及びＱ７３それぞれと、Ｓｔｏ
Ｐシフトレジスタ６２の初段〜４段目のラッチデータ、
すなわち、ＦＦ８０、８１、８２及び８３のＱ出力Ｑ８
０、Ｑ８１、Ｑ８２及びＱ８３それぞれとを比較して、
その比較結果に基づきエコーバックデータＤ９を出力す
る。 なお、他の構成は図２で示した第１の実施例と同様であ
るため、説明は省略する。また、全体構成は図１で示し
た第１の実施例の構成と同様である。
【００４９】このような構成において、第２の実施例の
通信用ＬＳＩによるエコーバック比較動作は、第１の実
施例の通信用ＬＳＩとほぼ同様に行われる。ただし、４
ビット単位で一括してエコーバック比較を行うため、比
較部クロックＴ９′の波形は比較部クロックＴ９と異な
り、図３に示すごとく、比較部クロックＴ９の４回目の
Ｈレベルパルス発生時に、比較部クロックＴ９′の１回
目のＨレベルパルスを発生する。
通信用ＬＳＩによるエコーバック比較動作は、第１の実
施例の通信用ＬＳＩとほぼ同様に行われる。ただし、４
ビット単位で一括してエコーバック比較を行うため、比
較部クロックＴ９′の波形は比較部クロックＴ９と異な
り、図３に示すごとく、比較部クロックＴ９の４回目の
Ｈレベルパルス発生時に、比較部クロックＴ９′の１回
目のＨレベルパルスを発生する。
【００５０】第２の実施例の通信用ＬＳＩでは、エコー
バック比較動作を４ビット単位で一括して行っており、
比較部クロックＴ９′のＨレベルパルス数が比較部クロ
ックＴ９のＨレベルパルス数に比べ減少するため、第１
の実施例の構成より消費電力を抑えることができる効果
がある。
バック比較動作を４ビット単位で一括して行っており、
比較部クロックＴ９′のＨレベルパルス数が比較部クロ
ックＴ９のＨレベルパルス数に比べ減少するため、第１
の実施例の構成より消費電力を抑えることができる効果
がある。
【００５１】
【発明の効果】以上説明したように、この発明によれば
、送信部の送信用シフトレジスタは、送信データを一方
端から他方端方向にシフトさせることにより他方端から
送信データをシリアル出力するとともに、該シリアル出
力を一方端から入力して再格納するため、シリアル出力
の保持機能を有する。
、送信部の送信用シフトレジスタは、送信データを一方
端から他方端方向にシフトさせることにより他方端から
送信データをシリアル出力するとともに、該シリアル出
力を一方端から入力して再格納するため、シリアル出力
の保持機能を有する。
【００５２】したがって、比較部は、送信用シリアルレ
ジスタ内に保持されたシリアル出力を送信比較データと
して利用し、受信用シリアルレジスタ内に保持されたシ
リアル入力を受信比較データとして利用することにより
、送信用シフトレジスタからのシリアル出力タイミング
と受信用シフトレジスタへのシリアル入力タイミングと
の間に生じる遅延時間に基づき、送信比較データと受信
比較データとが互いに対応したものとなるように取り込
み、両者を比較することにより、正確にエコーバック比
較動作を行うことができる。
ジスタ内に保持されたシリアル出力を送信比較データと
して利用し、受信用シリアルレジスタ内に保持されたシ
リアル入力を受信比較データとして利用することにより
、送信用シフトレジスタからのシリアル出力タイミング
と受信用シフトレジスタへのシリアル入力タイミングと
の間に生じる遅延時間に基づき、送信比較データと受信
比較データとが互いに対応したものとなるように取り込
み、両者を比較することにより、正確にエコーバック比
較動作を行うことができる。
【００５３】その結果、比較部は専用のレジスタを設け
る必要がなくなるため、その分素子数を減少させ、チッ
プサイズの縮小化を図ることができる。
る必要がなくなるため、その分素子数を減少させ、チッ
プサイズの縮小化を図ることができる。
【図１】この発明の第１の実施例であるエコーバック比
較機能を有する通信用ＬＳＩの送受信部の構成を示すブ
ロック図である。
較機能を有する通信用ＬＳＩの送受信部の構成を示すブ
ロック図である。
【図２】図１で示した比較部周辺を示す説明図である。
【図３】第１の実施例の通信用ＬＳＩのエコーバック比
較動作の一部を示すタイミング図である。
較動作の一部を示すタイミング図である。
【図４】第１の実施例の通信用ＬＳＩのエコーバック比
較動作の一部を示すタイミング図である。
較動作の一部を示すタイミング図である。
【図５】この発明の第２の実施例である通信用ＬＳＩの
比較部周辺を示す説明図である。
比較部周辺を示す説明図である。
【図６】エコーバック比較機能を有する従来の通信用Ｌ
ＳＩの送受信部の構成を示すブロック図である。
ＳＩの送受信部の構成を示すブロック図である。
【図７】そのエコーバック比較動作を示すタイミング図
である。
である。
【符号の説明】
４ シリアルバス
１１ 送信バッファレジスタ
１３ ＰＷＭ部
２１ 受信バッファレジスタ
２３ ＰＷＤＭ部
２４ デジタルフィルタ
５１ 送信部
５２ 受信部
５３ 比較部
６１ ＰｔｏＳシフトレジスタ
６２ ＳｔｏＰシフトレジスタ
６３ 比較器
Claims (1)
- 【請求項１】 格納した所定数ビットの送信データを
一方端から他方端方向にシフトさせることにより前記他
方端から前記送信データをシリアル出力するとともに、
該シリアル出力を前記一方端から入力して再格納する送
信用シフトレジスタを有し、該送信用シフトレジスタか
らシリアル出力される前記送信データを、シリアルバス
上にシリアルデータとして与える送信部と、受信用シフ
トレジスタを有し、前記シリアルバス上にある前記シリ
アルデータを、受信データとして、前記受信用シフトレ
ジスタ内に順次シフトしつつシリアル入力する受信部と
、前記送信データを格納する前記送信用シフトレジスタ
の全ビットのうちの少なくとも一部の所定ビットから出
力される送信比較データと、前記受信データを格納する
前記受信用シフトレジスタの全ビットのうちの少なくと
も一部の所定ビットから出力されかつ前記送信比較デー
タと同一ビット数を有する受信比較データとを比較して
エコーバック信号を出力するエコーバック比較動作を行
う比較部とを備え、前記送信用シフトレドスタ及び前記
受信用比較レジスタの前記所定ビットは、前記送信用シ
フトレジスタからのシリアル出力タイミングと前記受信
用シフトレジスタへのシリアル入力タイミングとの間に
生じる遅延時間に基づいて、前記送信比較データと前記
受信比較データが互いに対応したものとなるように予め
設定される半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082122A JPH04315246A (ja) | 1991-04-15 | 1991-04-15 | 半導体集積回路装置 |
| US07/865,037 US5272705A (en) | 1991-04-15 | 1992-04-07 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082122A JPH04315246A (ja) | 1991-04-15 | 1991-04-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04315246A true JPH04315246A (ja) | 1992-11-06 |
Family
ID=13765611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082122A Pending JPH04315246A (ja) | 1991-04-15 | 1991-04-15 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5272705A (ja) |
| JP (1) | JPH04315246A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2753915B2 (ja) * | 1992-03-25 | 1998-05-20 | 三菱電機株式会社 | 通信制御装置 |
| GB9820350D0 (en) * | 1998-09-19 | 1998-11-11 | Cambrian Systems Corp | Connection integrity monitor for digital selection circuits |
| US7054348B2 (en) * | 2001-11-15 | 2006-05-30 | Koninklijke Philips Electronic N.V. | Using real random number generator as proof of time |
| US8315303B1 (en) * | 2008-04-25 | 2012-11-20 | Pmc-Sierra, Inc. | Phase pre-emphasis for a serial data transmitter |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3743938A (en) * | 1971-08-10 | 1973-07-03 | Gen Datacomm Ind Inc | Closed data loop test apparatus for data transmission modem |
| DE3040080C1 (de) * | 1980-10-24 | 1987-11-12 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Einrichtung zur signaltechnisch sicheren Datenuebertragung zwischen einer Trasse und auf dieser gefuehrten Fahrzeugen |
| FR2547076B1 (fr) * | 1983-06-03 | 1986-01-03 | Telemecanique Electrique | Procede et dispositif pour le controle de la transmission des informations entre l'unite centrale d'un automate programmable et les circuits d'entree/sortie raccordes aux capteurs et/ou aux actionneurs du processus commande |
| US5060226A (en) * | 1990-07-05 | 1991-10-22 | Phoenix Microsystems, Inc. | Telecommunications network test system |
-
1991
- 1991-04-15 JP JP3082122A patent/JPH04315246A/ja active Pending
-
1992
- 1992-04-07 US US07/865,037 patent/US5272705A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5272705A (en) | 1993-12-21 |
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