JPH04311064A - ターンオフ制御型高電力半導体コンポーネント - Google Patents

ターンオフ制御型高電力半導体コンポーネント

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JPH04311064A
JPH04311064A JP4028735A JP2873592A JPH04311064A JP H04311064 A JPH04311064 A JP H04311064A JP 4028735 A JP4028735 A JP 4028735A JP 2873592 A JP2873592 A JP 2873592A JP H04311064 A JPH04311064 A JP H04311064A
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Jens Gobrecht
イエンス　ゴーブレヒト
Thomas Stockmeier
トーマス　シュトックマイエル
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ABB AB
Original Assignee
ABB Asea Brown Boveri Ltd
Asea Brown Boveri AB
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はパワーエレクトロニクス
の分野に関する。本発明は特に，最大ターンオフ電流が
１００Ａより大きいターンオフ制御型高電力半導体であ
って， （ａ）実質的に１ｃｍ２　より大きいアクティブ半導体
領域を有する半導体装置と； （ｂ）複数の並列接続された個々の素子から構成される
，半導体装置の内部における微細構造と；（ｃ）複数の
グループに組み合わされた個々の素子と；から成る半導
体コンポーネントに関する。
【０００２】
【従来の技術】このようなコンポーネントは，例えばヨ
ーロッパ特許庁特許出願公開明細書第０　０６４　２３
１　号（ＥＰ−Ａ３−０　０６４　２３１　）において
，トランジスタ即ちゲートターンオフサイリスタ（ＧＴ
Ｏ）として開示されている。 回路技術者によって課される絶え間なく増大する要求に
よって，将来のパワー半導体コンポーネントは高電力領
域においても微細化された構造になると考えられる。即
ち，将来のパワー半導体コンポーネントは，μｍ領域の
構造を有することになるであろう。これに関して，純粋
なバイポーラ技術及びバイポーラとＭＯＳの複合技術（
ＢｉＭＯＳ）は，ともにその実施に適したものである。 既に構造が確立された中電力領域の例として，ＩＧＢＴ
（絶縁ゲートバイポーラトランジスタ）がある。
【０００３】一方，電流負荷が増加するにつれて，アク
ティブ領域が増大し，結果的にこのようなコンポーネン
トのチップ寸法も増大することが一般的に知られている
。即ち，高電力領域においては，電流（数百Ａから数千
Ａまでの）は制御即ちスイッチされ，このような電流は
実質的に１ｃｍ２　以上のチップ領域においてのみ扱う
ことが可能である。
【０００４】これに対して，いわゆるチップ歩留りを制
限する不可避の欠陥が，半導体コンポーネントの製造工
程において起こる。これについては，このような欠陥の
密度は，本質的には利用されるクリーンルームの清浄度
クラスと製造工程の数によって決定される。チップ領域
が増大し，またコンポーネントの構造が微細になるにつ
れて，歩留りが低下するのは当然である。実際のところ
，現在は，実質的に１ｃｍ２　以上の大きさのチップ領
域を有する微細構造のコンポーネントは，経済的には製
造できないと考えられている。このことは，チップの価
格を例にとっても明らかである。１０Ａ用のＭＯＳＦＥ
Ｔ５個の値段は，５０Ａ用のチップ１個の値段よりも安
いのである。
【０００５】このため，大面積であっても，欠陥を除去
し又は不活性化して，結果的に許容できる歩留りを達成
できる，いわゆる「リペア技術」が，前述した高電力コ
ンポーネントのために盛んに研究されているところであ
る。産業上の利用分野の欄で引用した出願公開明細書で
は，数千もの個々の素子を有する半導体コンポーネント
（ＧＴＯ，パワートランジスタ）において，個々の素子
を幾つかのグループ（例えば１００個ずつ）に結合して
各グループに共通する接触を実施することが提案されて
いる。このようにして，欠陥を有する素子を１つのグル
ープの中でより容易に発見することができ，欠陥が除去
される。
【０００６】しかし，このようなリペア技術の発想には
，以下の欠点が含まれる。第一には，特定の素子又はコ
ンポーネント領域の一部を除去することによって，コン
ポーネント領域における電流分布が不均一になり，これ
により電気的作動が阻害され，特にサイリスタの場合タ
ーンオフ電力が減じられることである。第二には，リペ
ア技術自体（欠陥を有する素子を特定する工程を含む）
に，計測技術に要する費用が必要であり，時間がかかる
ことである。
【０００７】
【発明の概要】本発明の目的は，製造が容易であって，
歩留りが高く，しかもリペア技術を必要としない高電力
半導体コンポーネントを提供することにある。この目的
は，産業上の利用分野の欄で述べたタイプのコンポーネ
ントであって， （ｄ）半導体装置は，個々の類似する並列接続された半
導体チップ群から構成されており； （ｅ）個々の半導体チップは，１ｃｍ２　より小さいか
又は１ｃｍ２　にほぼ等しいアクティブ領域を有してお
り，各々の半導体チップは，個々の素子のグループから
成り；且つ， （ｆ）半導体チップは，共通ハウジング内の共通基板の
上に収容されている； ことを特徴とするコンポーネントによって達成される。
【０００８】本発明の本質は，大面積の単一のチップに
替えて，１個のコンポーネントの中で多数の小面積のチ
ップを結合することにある。小面積のチップ（１ｃｍ２
　より小さい面積）は，許容できる歩留りで製造できる
と同時に，個別にテストでき（オートプローバによる）
，またモザイク式混成型に集積して，有効に作動する単
一の高電力コンポーネトを形成することができる。
【０００９】これに関して，問題となっている微細構造
のコンポーネントは，容易に並列接続ができると考えら
れている。パワーＭＯＳＦＥＴ，ＦＣＴｈ，ＩＧＢＴな
どのコンポーネントのうちの幾つかについては，この仮
定が正しいことが既に実証されている。チップ領域の実
際の寸法は，その製造に適用できる欠陥密度と，エッジ
終端のために更に必要な半導体領域（ブロッキング電圧
に依存する）との間にある最適条件から計算される。現
在の標準的な条件の下では，この値はおよそ０．２　ｃ
ｍ２　から１ｃｍ２　の間であり，クリーンルームの清
浄度クラスが非常に高い場合には，これよりも幾分高い
値となる。
【００１０】既に述べた利点に加えて，本発明による成
果として更に以下の実際上の利点がある。第一は，モジ
ュールの構造に関して，全体の電流領域が単一の設計（
マスク１セット）でカバーできることである。第二は，
ほとんどのコンバータに対して有効に使用できる逆導通
コンポーネントを，サイリスタチップとダイオードチッ
プを適当に組み合わせることによって極めて簡単な方法
で製造できることであり，これは特にダイオード素子と
サイリスタ素子を相互に独立に最適化できることによる
。第三は，大面積コンポーネントとは対照的に，面積が
１ｃｍ２　より小さい個々のチップは，現在ではＩＣに
とって標準的であるステッパー技術によって有利に製造
できることである。さらに第四は，個々のチップは，既
に確立されたダイボンディング即ちはんだ接合技術を用
いることによって取り付けられることであり，この工程
は極めて容易に自動化することができる。
【００１１】本発明は，コンポーネントの最大ターンオ
フ電流が１０００Ａより大きく，そのアクティブ領域が
１０ｃｍ２　より大きい場合には，顕著な利点をもたら
す。 本発明によるコンポーネントの好ましい第１の実施例は
，共通ハウジングが絶縁性ハウジングとディスク型カソ
ードコンタクト及びディスク型アノードコンタクトから
成り，カソードコンタクト及びアノードコンタクトは，
それぞれフランジによって絶縁性ハウジングに連結され
ており，ハウジングの両側を密封していることを特徴と
するコンポーネントである。
【００１２】好ましい第２の実施例は，（ａ）半導体チ
ップは，共通ベースとしての導電性基板の上に取り付け
られており； （ｂ）半導体チップは，絶縁された構造であって基板に
平行な共通ゲートプレートによって取り囲まれており，
ゲートプレートは，半導体チップを制御するためのリー
ド線を保持しており； （ｃ）カソードコンタクトは，その内側に，各々の半導
体チップのためのコンタクトポストが設けられており；
且つ， （ｄ）コンタクトポストは，ゲートプレート中のホール
を貫いて半導体チップを押さえて，カソードコンタクト
と接触している；ことを特徴とするコンポーネントであ
る。
【００１３】このようにして，パワーエレクトロニクス
の分野では標準的であるホッケーパック型又はプレスパ
ック型ハウジングが採用される。この他の実施例は，特
許請求の範囲から明らかになるであろう。
【００１４】
【実施例】図面において，同一の符号は，全ての図を通
じて同一の部分又は対応する部分を示している。図１は
，本発明による高出力半導体コンポーネントの好ましい
実施例の断面における全体図である。このコンポーネン
トの中心となる要素は，多数の半導体チップ７を有する
半導体装置１２であり，半導体チップ７は，相互に間隔
を置いて横並びに配列されており，共通ハウジング１３
に収容されて電気的に並列に接続されている。高電流に
要求される全体のアクティブ半導体領域は，このように
して個々の領域の集合から構成される。
【００１５】ハウジング１３は，従来技術（ホッケーパ
ック型をした金属−セラミック又は金属−プラスティッ
ク製ハウジング）から知られている構造を有するのが好
ましい。ハウジング１３は，先ず第一に環状の（又は正
方形，長方形，あるいは密封された別の方法による）セ
ラミック又はプラスティック製絶縁性ハウジング４を有
する。絶縁性ハウジング４は，例えば図１に示すように
，高いブロッキング電圧のために，それ自体がリブ状構
造として知られている方法で外側に取り付けられている
のが好ましい。絶縁性ハウジング４は，その上側を中実
のディスク型カソードコンタクト１によって密封され，
その下側を対応するアノードコンタクト８によって密封
されており，適当なフランジ２及び５によって壊れにく
い連結が施されている（図１においては，理解しやすい
ように，カソードコンタクト１は分解した状態で示され
ている）。カソードコンタクト１及びアノードコンタク
ト８は，例えばＣｕなどの，電気的にも熱的にも高い伝
導率を有する素材からできている。
【００１６】カソードコンタクト１及びアノードコンタ
クト８は，半導体チップ７の両側（上側と下側）に取り
付けられる。この目的のために，半導体チップ７はディ
スク型導電性基板１４の上にはんだ付け即ちボンディン
グにより取り付けられる。基板１４は，その熱膨張が半
導体素材に合ったものであり，例えばＭｏ，Ｃｕ又はＭ
ｏ−Ｃｕ化合物から成る。基板１４は，アノードコンタ
クト８の上に重ねられて，アノードコンタクト８に押し
付けられる。この目的のために，組み立てられた後に半
導体チップ７を押さえつけると同時に半導体チップ７の
上側と接触する個々のコンタクトポスト３は，カソード
コンタクト１の反対側の内側であって各々の半導体チッ
プ７の真上に配列されている。コンタクトポスト３は，
カソードコンタクト１と同一の素材から成るのが好まし
く，適当な溝すなわちスロットを設けることによって例
えばカソードコンタクト１を構成する連続した素材から
形成するのが好ましい。しかし，前述のハウジングと類
似するが圧力開放型であるハウジングにおいては，コン
タクトポスト３は，半導体チップ７の表面にはんだ付け
されるのが好ましい。
【００１７】共通基板１４と，カソードコンタクト１に
直接設けられたコンタクトポスト３によって，半導体チ
ップ７は，全体として並列に電気接続されており，電気
的及び熱的にハウジング１３に結合されている。このよ
うな状況の下，制御される電流は，カソードコンタクト
１とアノードコンタクト８を通して流れる。基板１４の
わずか上方に基板１４と平行に配列され，半導体チップ
７を取り囲む分離したディスク型ゲートプレート６は，
個々の半導体チップ７をトリガするために設けられてい
る。この目的のために，ゲートプレート６は，多数のホ
ール１１（図３）を有しており，ホール１１は，配列と
個数が半導体チップ７に対応しており，コンタクトポス
ト３のための孔が開けられている。ゲートプレート６は
，例えば，導電性トラック１０（図２）を備えた印刷さ
れた回路板であり，導電性トラック１０は，半導体チッ
プ７にトリガ信号を伝達し，ボンディングワイヤ９によ
って個々の半導体チップ７のゲート端末に接続されてい
る。しかし，コンポーネントゲートは，必ずしも図２に
示すように個々の半導体チップ７をボンディングするこ
とによって接続されている必要はない。ゲートプレート
６は，ボンディングワイヤの代わりに，半導体チップ７
上の対応する隆起部を押さえる小さなコンタクト片（ｃ
ｏｎｔａｃｔ　ｔｏｎｇｕｅ）を有していてもよい。こ
のようなマウンティング技術は，例えばＩＣ技術におい
て知られている。
【００１８】さらに，ゲートプレート６は，その空き領
域において，１又は２以上のコンポーネト１５（例えば
ドライバトランジスタ及び／又は受動コンポーネント）
を保持しているのが有利であり，コンポーネト１５は，
個々の半導体チップ７をトリガしたり保護したりするの
に利用される（図１及び図３）。半導体チップ７自体の
性質と内部構造については，これまで詳細に説明を行わ
なかった。コンポーネントが全体としてＭＣＴ，ＩＧＢ
Ｔ，ＧＴＯ，又はＭＯＳＦＥＴであるならば，全ての半
導体チップ７の内部構造も，それぞれＭＣＴ，ＩＧＢＴ
，ＧＴＯ，又はＭＯＳＦＥＴの構造である。
【００１９】例えば，コンポーネントが逆導通サイリス
タの機能を果たす場合は，状況は異なる。この場合は，
半導体チップ７群は，さらに２つの下位群に区分される
（図４）。一方は，その内部にサイリスタ構造を有する
サイリスタチップ７ａであり，他方は，その内部にダイ
オード構造を有するダイオードチップ７ｂである。半導
体装置１２の内部において，サイリスタチップ７ａとダ
イオードチップ７ｂは，一方が他方に沿った状態で交互
に配列されて（図４参照），互いに逆並列に接続される
。この結果，全体として逆導通サイリスタが形成される
。
【００２０】この目的のために，一例として，最大ター
ンオフ電流が２０００Ａの逆導通ＭＯＳ型制御サイリス
タ（ＭＣＴ）を参照する。ここでは半導体チップ７の最
適の寸法は０．５　ｃｍ２　（約５０Ａのターンオフ電
流に相当する）であり，４０個のＭＣＴ型のサイリスタ
チップ７ａと，例えば，２０個の同じ面積のダイオード
チップ７ｂがこのコンポーネントには必要であり，これ
らは図４に示した方法で相互に結合される。
【００２１】この接続においては，半導体チップ７と接
触するコンタクトポストは，カソード側（図１及び図２
に示す）のみならず，アノード側（図５に示す）にも設
けられるのが好ましいことが，指摘できる。このことは
，特に前述した逆導通コンポーネントにおいて重要であ
る。逆並列ダイオードの場合，アノード側に高電圧がか
けられるため，フラッシオーバを避けるために，ベース
から十分に大きい距離がなければならない。
【００２２】最後に，図５は，本発明によるコンポーネ
ントの別の好ましい実施例の詳細を示す拡大図である。 この場合は，個々の半導体チップ７は，上側及び下側Ｍ
ｏディスク１８ａ，１８ｂと上側及び下側コンタクトポ
スト１７ａ，１７ｂ（例えばＣｕでできている）ととも
に，はんだ接合によってサンドウィッチ型構造を形成す
るように組み立てられる。次に個々のサンドウィッチ型
構造物は，上側及び下側Ｍｏプレート１６ａ，１６ｂの
間ではんだ付けされ，最後にそれぞれがハウジング内に
挿入される。これについて，図５の矢印は，構造を固定
するために必要なはんだの中間層の位置を示している。 図５では理解しやすくするためにゲートプレートを示し
ていないが，この場合においても，ゲート接続のために
ゲートプレートが設けられるのが好ましい。
【００２３】一般的に，ここに示した実施例に加えて，
本発明の範囲内において更に構造的に発展させたものも
考えられる。これについては，高電力半導体コンポーネ
ントは，電流基準を満足するハウジング内のより低電力
のコンポーネントを組み合わせることによって構成され
ることが特に重要である。結論としては，次世代の高電
力半導体コンポーネントは，詳細においていかなる種類
のシリコン構造から成るものであるかにかかわらず，本
発明による成果を利用することによって経済的に製造で
きると明言することができる。
【００２４】以上の記載を考慮すれば，本発明について
数多くの改変や変更が可能であることは自明である。即
ち，以上に具体的に記述した以外の実施例によっても，
特許請求の範囲の記載の範囲内において，本発明を実施
できることが理解できるであろう。
【図面の簡単な説明】
【図１】本発明によるコンポーネントの好ましい実施例
の断面図である。
【図２】図１に示すコンポーネントにおける個々の半導
体チップの配列と接続を示す拡大図である。
【図３】図１及び図２から可能なゲートプレートの設計
を示す平面図である。
【図４】図１及び図２による逆導通サイリスタの実施例
における基板上のサイリスタチップと半導チップの配列
を示す平面図である。
【図５】個々の半導体チップとカソード側及びアノード
側のコンタクトポストのためのサンドウィッチ構造を有
する本発明による第２の好ましい実施例の拡大図である
。
【符号の説明】
１　　　　　　カソードコンタクト ２　　　　　　フランジ ３　　　　　　コンタクトポスト ４　　　　　　絶縁性ハウジング ５　　　　　　フランジ ６　　　　　　ゲートプレート ７　　　　　　半導体チップ ７ａ　　　　サイリスタチップ ７ｂ　　　　ダイオードチップ ８　　　　　　アノードコンタクト ９　　　　　　ボンディングワイヤ １０　　　　導電性トラック １１　　　　ホール １２　　　　半導体装置 １３　　　　ハウジング １４　　　　基板 １５　　　　コンポーネント １６ａ　　Ｍｏプレート １６ｂ　　Ｍｏプレート １７ａ　　コンタクトポスト １７ｂ　　コンタクトポスト １８ａ　　Ｍｏディスク １８ｂ　　Ｍｏディスク

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】　　最大ターンオフ電流が１００Ａより大
    きいターンオフ制御型高電力半導体コンポーネントであ
    って， （ａ）実質的に１ｃｍ２　より大きいアクティブ半導体
    領域を有する半導体装置（１２）と； （ｂ）複数の並列接続された個々の素子から構成される
    ，半導体装置（１２）の内部における微細構造と；（ｃ
    ）複数のグループに組み合わされた個々の素子と；から
    成り， （ｄ）半導体装置（１２）は，個々の類似する並列接続
    された半導体チップ（７）群から構成されており；（ｅ
    ）個々の半導体チップ（７）は，１ｃｍ２　より小さい
    か又は１ｃｍ２　にほぼ等しいアクティブ領域を有して
    おり，各々の半導体チップ（７）は，個々の素子のグル
    ープから成り；且つ， （ｆ）半導体チップ（７）は，共通ハウジング（１３）
    内の共通基板の上に収容されている； ことを特徴とするコンポーネント。
  2. 【請求項２】　　（ａ）最大ターンオフ電流が１０００
    Ａより大きく；且つ，（ｂ）アクティブ領域が１０ｃｍ
    ２　より大きい；ことを特徴とする請求項１に記載のコ
    ンポーネント。
  3. 【請求項３】　　少なくとも幾つかの半導体チップ（７
    ）は，ＭＣＴ，ＩＧＢＴ，ＧＴＯ又はＭＯＳＦＥＴから
    成る群より選ばれたコンポーネントの内部構造を有する
    ことを特徴とする請求項１に記載のコンポーネント。
  4. 【請求項４】　　（ａ）半導体チップ（７）群は，２つ
    の下位群に区分され； （ｂ）２つの下位群の一方は，内部にサイリスタ構造を
    有するサイリスタチップ（７ａ）から成り，２つの下位
    群の他方は，内部にダイオード構造を有するダイオード
    チップ（７ｂ）から成り；且つ， （ｃ）半導体装置（１２）の内部において，サイリスタ
    チップ（７ａ）とダイオードチップ（７ｂ）は，一方が
    他方に沿った状態で交互に配列され，相互に逆並列接続
    されて，逆導通サイリスタを形成する；ことを特徴とす
    る請求項３に記載のコンポーネント。
  5. 【請求項５】　　共通ハウジング（１３）は，絶縁性ハ
    ウジング（４）とディスク型カソードコンタクト（１）
    及びディスク型アノードコンタクト（８）から成り，カ
    ソードコンタクト（１）及びアノードコンタクト（８）
    は，それぞれフランジ（２，５）によって絶縁性ハウジ
    ング（４）に連結されて，ハウジング（１３）の両側を
    密封していることを特徴とする請求項１に記載のコンポ
    ーネント。
  6. 【請求項６】　　（ａ）半導体チップ（７）は，共通ベ
    ースとしての導電性基板（１４）の上に取り付けられて
    おり； （ｂ）半導体チップ（７）は，絶縁された構造であって
    基板（１４）に平行な共通ゲートプレート（６）によっ
    て取り囲まれており，ゲートプレート（６）は，半導体
    チップ（７）を制御するためのリード線を保持しており
    ； （ｃ）カソードコンタクト（１）は，その内側に，各々
    の半導体チップ（７）に対応したコンタクトポスト（３
    ）が設けられており；且つ， （ｄ）コンタクトポスト（３）は，ゲートプレート（６
    ）中のホール（１１）を貫いて半導体チップ（７）を押
    さえており，カソードコンタクト（１）と接触している
    ； ことを特徴とする請求項５に記載のコンポーネント。
  7. 【請求項７】　　（ａ）基板（１４）は，Ｍｏ，Ｃｕ又
    はＭｏ−Ｃｕ化合物の一つから成るディスクであり；（
    ｂ）半導体チップ（７）は，基板（１４）の上にはんだ
    付け即ちボンディングされており；且つ，（ｃ）ゲート
    プレート（６）は，半導体チップ（７）がボンディング
    ワイヤ（９）によって接続される回路板として構成され
    いる；ことを特徴とする請求項６に記載のコンポーネン
    ト。
  8. 【請求項８】　　ゲートプレート（６）は，更に，半導
    体チップ（７）をトリガし又は保護するために設けられ
    たコンポーネント（１５）を少なくとも１つ保持するこ
    とを特徴とする請求項７に記載のコンポーネント。
  9. 【請求項９】　　（ａ）カソードコンタクト（１）は，
    その内側に，複数の上側コンタクトポスト（１７ａ）が
    設けられており； （ｂ）アノードコンタクト（８）は，その内側に，複数
    の下側コンタクトポスト（１７ｂ）が設けられており；
    （ｃ）いずれの半導体チップ（７）も，それぞれ，上側
    コンタクトポスト（１７ａ）と下側コンタクトポスト（
    １７ｂ）の間に配置されている；ことを特徴とする請求
    項５に記載のコンポーネント。
JP4028735A 1991-02-22 1992-02-17 ターンオフ制御型高電力半導体コンポーネント Pending JPH04311064A (ja)

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