JPH0430824Y2 - - Google Patents
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- Publication number
- JPH0430824Y2 JPH0430824Y2 JP771885U JP771885U JPH0430824Y2 JP H0430824 Y2 JPH0430824 Y2 JP H0430824Y2 JP 771885 U JP771885 U JP 771885U JP 771885 U JP771885 U JP 771885U JP H0430824 Y2 JPH0430824 Y2 JP H0430824Y2
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- JP
- Japan
- Prior art keywords
- fet
- gate
- mos
- drain
- source
- Prior art date
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- Expired
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- 230000003071 parasitic effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案は、アナログスイツチ回路に関するもの
であり、詳しくは、制御信号（電源電圧）を越え
る入力電圧が加えられた場合であつても異常電流
が流れない過大入力特性の優れたアナログスイツ
チ回路を集積化が容易な素子のみで実現したもの
である。
であり、詳しくは、制御信号（電源電圧）を越え
る入力電圧が加えられた場合であつても異常電流
が流れない過大入力特性の優れたアナログスイツ
チ回路を集積化が容易な素子のみで実現したもの
である。
（従来の技術）
例えば、多数の測定信号を選択的に切り換えて
送出する入力スキヤナ装置としては、比較的高電
圧（例えば数100V）のフローテイング回路の出
力信号も切り換えられることが望ましい。
送出する入力スキヤナ装置としては、比較的高電
圧（例えば数100V）のフローテイング回路の出
力信号も切り換えられることが望ましい。
そこで、従来、このようなスイツチ要素として
は、例えばリードリレーなどの機械的接点を有す
るものが用いられていた。
は、例えばリードリレーなどの機械的接点を有す
るものが用いられていた。
ところが、このような機械的接点は寿命が比較
的短く、応答速度も遅いなどの欠点を有すること
から、最近はMOS形FETなどの半導体スイツチ
素子が用いられている。
的短く、応答速度も遅いなどの欠点を有すること
から、最近はMOS形FETなどの半導体スイツチ
素子が用いられている。
第４図は、このようなMOS形FETを用いたス
イツチ回路の一例を示す回路図である。第４図に
おいて、Q1，Q2はMOS形FET（以下FETとい
う）、Ａはアンプ、PTはフオトトランジスタ、
LEDは発光ダイオードである。FETQ1，Q2のソ
ースＳはアンプＡの一方の入力端子に共通に接続
され、FETQ1のドレインＤは入力電圧Viが加え
られる入力端子Tiに接続され、FETQ2のドレイ
ンＤは負荷RLが接続される出力端子に接続され、
各ゲートＧはフオトトランジスタPTのコレクタ
に接続されている。アンプＡの出力端子はフオト
トランジスタPTのエミツタに接続されるととも
にアンプＡの他方の入力端子に接続されている。
フオトトランジスタPTは発光ダイオードLEDの
出力光に応じて動作するものであり、発光ダイオ
ードLEDとともにフオトカプラPCとして形成さ
れている。
イツチ回路の一例を示す回路図である。第４図に
おいて、Q1，Q2はMOS形FET（以下FETとい
う）、Ａはアンプ、PTはフオトトランジスタ、
LEDは発光ダイオードである。FETQ1，Q2のソ
ースＳはアンプＡの一方の入力端子に共通に接続
され、FETQ1のドレインＤは入力電圧Viが加え
られる入力端子Tiに接続され、FETQ2のドレイ
ンＤは負荷RLが接続される出力端子に接続され、
各ゲートＧはフオトトランジスタPTのコレクタ
に接続されている。アンプＡの出力端子はフオト
トランジスタPTのエミツタに接続されるととも
にアンプＡの他方の入力端子に接続されている。
フオトトランジスタPTは発光ダイオードLEDの
出力光に応じて動作するものであり、発光ダイオ
ードLEDとともにフオトカプラPCとして形成さ
れている。
このように構成することにより、第５図のよう
な等価回路が形成されることになり、フローテイ
ング回路の出力信号などを切り換えることができ
る。
な等価回路が形成されることになり、フローテイ
ング回路の出力信号などを切り換えることができ
る。
（考案が解決しようとする問題点）
しかし、このような従来のアナログスイツチ回
路では、フオトカプラPCを用いているために集
積化は困難であつて装置としての小形化が図りに
くく、複数の回路素子を実装して接続するための
工数が必要になることからコストも高くなつてし
まうなどの欠点がある。
路では、フオトカプラPCを用いているために集
積化は困難であつて装置としての小形化が図りに
くく、複数の回路素子を実装して接続するための
工数が必要になることからコストも高くなつてし
まうなどの欠点がある。
本考案は、このような欠点を解決したものであ
つて、その目的は、集積化が可能な素子のみを用
いて過大入力特性の優れたアナログスイツチ回路
を実現することにある。
つて、その目的は、集積化が可能な素子のみを用
いて過大入力特性の優れたアナログスイツチ回路
を実現することにある。
（問題点を解決するための手段）
このような目的を達成する本考案は、互いに異
なる伝導形を有し一方のソースが他方のドレイン
に接続され一方のドレインに入力端子が接続され
他方のソースに出力端子が接続された第１、第２
のMOS形FETと、第２のMOS形FETと同じ伝
導形を有し、ドレインに第１のMOS形FETのゲ
ートが接続されゲートに第２のMOS形FETのゲ
ートが接続されソースに制御端子が接続された第
３のMOS形FETと、第２、第３のMOS形FET
のゲートと制御端子との間に接続されたインバー
タとで構成されたことを特徴とする。
なる伝導形を有し一方のソースが他方のドレイン
に接続され一方のドレインに入力端子が接続され
他方のソースに出力端子が接続された第１、第２
のMOS形FETと、第２のMOS形FETと同じ伝
導形を有し、ドレインに第１のMOS形FETのゲ
ートが接続されゲートに第２のMOS形FETのゲ
ートが接続されソースに制御端子が接続された第
３のMOS形FETと、第２、第３のMOS形FET
のゲートと制御端子との間に接続されたインバー
タとで構成されたことを特徴とする。
（実施例）
以下、図面を用いて詳細に説明する。
第１図は、本考案の一実施例を示す回路図であ
り、第４図と同一部分には同一符号を付けてい
る。第１図において、Q3は伝導形がｎの第１の
FET、Q4，Q5は伝導形がｐの第２、第３の
FET、ZDはツエナーダイオード、Tcは制御信号
Scが入力される制御端子、INVはインバータ、
D1〜D3はそれぞれ寄生ダイオードである。第１
のFET Q3のソースＳは第２のFET Q4のドレイ
ンＤと接続され、第１のFET Q3のドレインＤは
入力端子Tiに接続され、第２のFET Q4のソース
Ｓは出力端子Toに接続されている。第３のFET
Q5のドレインＤは第１のFETのゲートＧに接続
され、ソースＳは制御端子Tcに接続され、ゲー
トＧは第２のFETのゲートＧに接続されている。
インバータINVはＶ＋，Ｖ−の電源電圧で駆動
されるものであり、第２、第３のFET Q4，Q5の
ゲートＧと制御端子Tcとの間に接続されている。
ツエナーダイオードZDは第１のFET Q3のゲー
トを保護するためものであり、第１のFET Q3の
ゲートとソースとの間に接続されている。
り、第４図と同一部分には同一符号を付けてい
る。第１図において、Q3は伝導形がｎの第１の
FET、Q4，Q5は伝導形がｐの第２、第３の
FET、ZDはツエナーダイオード、Tcは制御信号
Scが入力される制御端子、INVはインバータ、
D1〜D3はそれぞれ寄生ダイオードである。第１
のFET Q3のソースＳは第２のFET Q4のドレイ
ンＤと接続され、第１のFET Q3のドレインＤは
入力端子Tiに接続され、第２のFET Q4のソース
Ｓは出力端子Toに接続されている。第３のFET
Q5のドレインＤは第１のFETのゲートＧに接続
され、ソースＳは制御端子Tcに接続され、ゲー
トＧは第２のFETのゲートＧに接続されている。
インバータINVはＶ＋，Ｖ−の電源電圧で駆動
されるものであり、第２、第３のFET Q4，Q5の
ゲートＧと制御端子Tcとの間に接続されている。
ツエナーダイオードZDは第１のFET Q3のゲー
トを保護するためものであり、第１のFET Q3の
ゲートとソースとの間に接続されている。
このように構成された装置の動作について、入
力電圧Viと電源電圧Ｖ＋，Ｖ−の大きさに着目
しながら説明する。
力電圧Viと電源電圧Ｖ＋，Ｖ−の大きさに着目
しながら説明する。
［Ｖ−＜Vi＜Ｖ＋］
制御信号Scが“Ｈ”のレベルの時、第３の
FET Q5のゲート電位は“Ｌ”レベルになつて、
第３のFET Q5はONになる。この結果、第１の
FET Q3のゲート電位は“Ｈ”レベルになる。こ
れに対し、制御信号Scが“Ｌ”レベルの時には
第３のFET Q5のゲート電位は“Ｈ”レベルにな
つて第３のFET Q5はOFFになるが、第３の
FET Q5の寄生ダイオードD3はONになる。ここ
で、この寄生ダイオードD3の順方向電圧を無視
すると、第１のFETQ3のゲート電位は常に制御
信号Scの電位と等しくなり、第２のFET Q4のゲ
ート電位は制御信号Scを反転した電位と等しく
なる。
FET Q5のゲート電位は“Ｌ”レベルになつて、
第３のFET Q5はONになる。この結果、第１の
FET Q3のゲート電位は“Ｈ”レベルになる。こ
れに対し、制御信号Scが“Ｌ”レベルの時には
第３のFET Q5のゲート電位は“Ｈ”レベルにな
つて第３のFET Q5はOFFになるが、第３の
FET Q5の寄生ダイオードD3はONになる。ここ
で、この寄生ダイオードD3の順方向電圧を無視
すると、第１のFETQ3のゲート電位は常に制御
信号Scの電位と等しくなり、第２のFET Q4のゲ
ート電位は制御信号Scを反転した電位と等しく
なる。
次に、寄生ダイオードD1，D2のON、OFFを
説明する。
説明する。
制御信号Scが“Ｈ”のとき、第１のFET Q3お
よび第２のFET Q4はONになるので、寄生ダイ
オードD1，D2のON、OFFはいずれでもよい。
よび第２のFET Q4はONになるので、寄生ダイ
オードD1，D2のON、OFFはいずれでもよい。
制御信号Scが“Ｌ”のとき、寄生ダイオード
D1，D2がONになる可能性は入力電圧Viの極性
によつて異なる。例えば入力電圧Viが負の場合
には寄生ダイオードD1がONになる可能性があ
り、入力電圧Viが正の場合には寄生ダイオード
D2がONになる可能性がある。ただし、入力電圧
Viが負の場合、寄生ダイオードD1がONになる可
能性があるとはいうものの、第２のFET Q4およ
び寄生ダイオードD2がOFFになるので実際には
電流は流れず、寄生ダイオードD1もOFFになる。
D1，D2がONになる可能性は入力電圧Viの極性
によつて異なる。例えば入力電圧Viが負の場合
には寄生ダイオードD1がONになる可能性があ
り、入力電圧Viが正の場合には寄生ダイオード
D2がONになる可能性がある。ただし、入力電圧
Viが負の場合、寄生ダイオードD1がONになる可
能性があるとはいうものの、第２のFET Q4およ
び寄生ダイオードD2がOFFになるので実際には
電流は流れず、寄生ダイオードD1もOFFになる。
これらの関係を図示すると第２図のようにな
り、制御信号Scに応じて第１、第２のFET Q3，
Q4はON、OFFされることになる。
り、制御信号Scに応じて第１、第２のFET Q3，
Q4はON、OFFされることになる。
［Sc……“Ｌ”，Vi＞Ｖ＋］
第１のFET Q3のゲートは第３のFET Q5の寄
生ダイオードD3を介して制御信号Scの入力端子
Tcに接続されている。従つて、この第１のFET
Q3のゲート電位は制御信号Scと第３のFET Q5
の寄生ダイオードD3の順方向電圧の和よりも小
さい“Ｌ”レベルにあり、第１のFET Q3のソー
ス・ドレイン耐圧を越えない限りOFFになる。
生ダイオードD3を介して制御信号Scの入力端子
Tcに接続されている。従つて、この第１のFET
Q3のゲート電位は制御信号Scと第３のFET Q5
の寄生ダイオードD3の順方向電圧の和よりも小
さい“Ｌ”レベルにあり、第１のFET Q3のソー
ス・ドレイン耐圧を越えない限りOFFになる。
［Sc……“Ｌ”，Vi＜Ｖ−］
寄生ダイオードD1がONになり、第２のFET
Q4のドレイン電位はほぼViに等しい負の値にな
るが、第３のFET Q5のゲート電位が“Ｈ”レベ
ルにあるために第３のFET Q5のソース・ドレイ
ン耐圧を越えない限りOFFになる。ところで、
ツエナーダイオードZDは第１のFET Q3のゲー
トを保護するためのものであることから、そのブ
レークダウン電圧Vzはソース・ドレイン耐圧に
比べて相当小さな値になつてしまうことがある。
その時、第３のFET Q5のドレイン電位はVi＋
Vzとなり、大きな負の値になる。しかし、本実
施例の場合、第３のFET Q5も第２のFET Q4と
同じ伝導形ｐの高耐圧FETであつてOFFになつ
ているために、入力端子Tiと制御端子Tcとの間
に電流通路ができることはない。
Q4のドレイン電位はほぼViに等しい負の値にな
るが、第３のFET Q5のゲート電位が“Ｈ”レベ
ルにあるために第３のFET Q5のソース・ドレイ
ン耐圧を越えない限りOFFになる。ところで、
ツエナーダイオードZDは第１のFET Q3のゲー
トを保護するためのものであることから、そのブ
レークダウン電圧Vzはソース・ドレイン耐圧に
比べて相当小さな値になつてしまうことがある。
その時、第３のFET Q5のドレイン電位はVi＋
Vzとなり、大きな負の値になる。しかし、本実
施例の場合、第３のFET Q5も第２のFET Q4と
同じ伝導形ｐの高耐圧FETであつてOFFになつ
ているために、入力端子Tiと制御端子Tcとの間
に電流通路ができることはない。
このように構成することにより、従来のような
フオトカツプラを用いることなく、集積化に適し
た回路部品のみで過大入力特性の優れたアナログ
スイツチ回路が実現でき、装置の小形化が図れ、
量産によるコストの低下も図れる。
フオトカツプラを用いることなく、集積化に適し
た回路部品のみで過大入力特性の優れたアナログ
スイツチ回路が実現でき、装置の小形化が図れ、
量産によるコストの低下も図れる。
第３図は、このように構成されるアナログスイ
ツチ回路を用いたマルチプレクサの具体例を示す
ブロツク図であつて、それぞれが大きなコモンモ
ード電圧eCM1〜eCMoを有する複数ｎチヤンネルの
入力電圧e1〜eoを選択的に切り換えて出力する装
置の例を示している。第３図において、S11〜So2
は本考案に係るスイツチ回路、IAは絶縁された
アンプ、PCは制御信号Scデータを絶縁伝送する
フオトカプラ、DECは制御信号Scデータをデコ
ードするデコード、IDは絶縁された駆動電源で
ある。このような構成において、ｉ番目のチヤン
ネルが選択された時にｊ番目の非選択チヤンネル
のスイツチの入出力端子間に加わる電圧はほぼ
（eCMj〜eCMi）になつて正負の大きな値になること
があるが、そのような場合においてもスイツチの
OFF状態を保証することができる。
ツチ回路を用いたマルチプレクサの具体例を示す
ブロツク図であつて、それぞれが大きなコモンモ
ード電圧eCM1〜eCMoを有する複数ｎチヤンネルの
入力電圧e1〜eoを選択的に切り換えて出力する装
置の例を示している。第３図において、S11〜So2
は本考案に係るスイツチ回路、IAは絶縁された
アンプ、PCは制御信号Scデータを絶縁伝送する
フオトカプラ、DECは制御信号Scデータをデコ
ードするデコード、IDは絶縁された駆動電源で
ある。このような構成において、ｉ番目のチヤン
ネルが選択された時にｊ番目の非選択チヤンネル
のスイツチの入出力端子間に加わる電圧はほぼ
（eCMj〜eCMi）になつて正負の大きな値になること
があるが、そのような場合においてもスイツチの
OFF状態を保証することができる。
なお、各FETの伝導形は上記実施例に限るも
のではなく、逆の組み合わせであつてもよい。
のではなく、逆の組み合わせであつてもよい。
（考案の効果）
以上説明したように、本考案によれば、集積化
が可能な素子のみを用いて過大入力特性の優れた
アナログスイツチ回路を実現することができ、実
用上の効果は大きい。
が可能な素子のみを用いて過大入力特性の優れた
アナログスイツチ回路を実現することができ、実
用上の効果は大きい。
第１図は本考案の一実施例を示す回路図、第２
図は第１図の動作説明図、第３図は第１図のアナ
ログスイツチ回路を用いたマルチプレクサの具体
例を示すブロツク図、第４図は従来のMOS形
FETを用いたスイツチ回路の一例を示す回路図、
第５図は第４図の等価回路である。 Q3〜Q5……MOS形FET、ZD……ツエナーダ
イオード、INV……インバータ。
図は第１図の動作説明図、第３図は第１図のアナ
ログスイツチ回路を用いたマルチプレクサの具体
例を示すブロツク図、第４図は従来のMOS形
FETを用いたスイツチ回路の一例を示す回路図、
第５図は第４図の等価回路である。 Q3〜Q5……MOS形FET、ZD……ツエナーダ
イオード、INV……インバータ。
Claims (1)
- 互いに異なる伝導形を有し一方のソースが他方
のドレインに接続され一方のドレインに入力端子
が接続され他方のソースに出力端子が接続された
第１、第２のMOS形FETと、第２のMOS形
FETと同じ伝導形を有しドレインに第１のMOS
形FETのゲートが接続されゲートに第２のMOS
形FETのゲートが接続されソースに制御端子が
接続された第３のMOS形FETと、第２、第３の
MOS形FETのゲートと制御端子との間に接続さ
れたインバータとで構成されたことを特徴とする
アナログスイツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP771885U JPH0430824Y2 (ja) | 1985-01-23 | 1985-01-23 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP771885U JPH0430824Y2 (ja) | 1985-01-23 | 1985-01-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61124126U JPS61124126U (ja) | 1986-08-05 |
| JPH0430824Y2 true JPH0430824Y2 (ja) | 1992-07-24 |
Family
ID=30486329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP771885U Expired JPH0430824Y2 (ja) | 1985-01-23 | 1985-01-23 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430824Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2642465B2 (ja) * | 1989-01-17 | 1997-08-20 | 株式会社東芝 | アナログ信号入力回路 |
-
1985
- 1985-01-23 JP JP771885U patent/JPH0430824Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61124126U (ja) | 1986-08-05 |
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