JPH04302444A - 半導体素子の実装方法 - Google Patents
半導体素子の実装方法Info
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- JPH04302444A JPH04302444A JP3067045A JP6704591A JPH04302444A JP H04302444 A JPH04302444 A JP H04302444A JP 3067045 A JP3067045 A JP 3067045A JP 6704591 A JP6704591 A JP 6704591A JP H04302444 A JPH04302444 A JP H04302444A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は例えば、半導体素子をフ
リップチップ方式でボンディングする半導体素子の実装
方法に関する。
リップチップ方式でボンディングする半導体素子の実装
方法に関する。
【０００２】
【従来の技術】近年、液晶モジュ−ルや感熱印字ヘッド
、および、メモリカ−ドのように半導体素子（ＩＣやＬ
ＳＩ等）を複数個用いるデバイスが増加している。そし
て、これらにおいては、いずれの場合も複数個の半導体
素子を高密度でかつ薄型に基板に実装する必要がある。
、および、メモリカ−ドのように半導体素子（ＩＣやＬ
ＳＩ等）を複数個用いるデバイスが増加している。そし
て、これらにおいては、いずれの場合も複数個の半導体
素子を高密度でかつ薄型に基板に実装する必要がある。
【０００３】このような条件を満足する半導体素子の実
装方式には、異方性導電膜を用いて半導体素子の電極と
基板の配線パタ−ンとを直接的に接続するフリップチッ
プ方式がある。
装方式には、異方性導電膜を用いて半導体素子の電極と
基板の配線パタ−ンとを直接的に接続するフリップチッ
プ方式がある。
【０００４】このフリップチップ方式を図２を参照して
説明する。半導体素子１の素子形成面１ａ上に設けられ
た複数の電極パッド２…には、バンプ３（金属突起もし
くは突起電極）がそれぞれ形成される。さらに、この半
導体素子１は素子形成面１ａを下方に向けた状態でボン
ディングヘッド４の加圧面４ａに保持され、基板５の素
子搭載面５ａに向かい合わせられる。この素子搭載面５
ａには上記バンプ３と接合させられる配線パタ−ン６が
形成されている。
説明する。半導体素子１の素子形成面１ａ上に設けられ
た複数の電極パッド２…には、バンプ３（金属突起もし
くは突起電極）がそれぞれ形成される。さらに、この半
導体素子１は素子形成面１ａを下方に向けた状態でボン
ディングヘッド４の加圧面４ａに保持され、基板５の素
子搭載面５ａに向かい合わせられる。この素子搭載面５
ａには上記バンプ３と接合させられる配線パタ−ン６が
形成されている。
【０００５】上記配線パタ−ン６上には異方性導電膜７
があらかじめ貼付されている。この異方性導電膜は微細
な導電粒子８…を均一に分散させたフィルム状の熱硬化
性の接着剤である。
があらかじめ貼付されている。この異方性導電膜は微細
な導電粒子８…を均一に分散させたフィルム状の熱硬化
性の接着剤である。
【０００６】上記半導体素子１のバンプ３と上記基板５
の配線パタ−ン６とが位置合わせされたのち、この半導
体素子１が上記ボンディングヘッド４によって加熱され
、上記異方性導電膜７を介在させて上記基板５の配線パ
タ−ン６に加圧される。
の配線パタ−ン６とが位置合わせされたのち、この半導
体素子１が上記ボンディングヘッド４によって加熱され
、上記異方性導電膜７を介在させて上記基板５の配線パ
タ−ン６に加圧される。
【０００７】上記半導体素子１のバンプ３の形成された
部位には段差があるので、上記異方性導電膜７のうち上
記配線パタ−ン６とバンプ３とに押し潰された部分は複
数の導電粒子８…が互いに密着して電気的に接続される
。それ以外の部分は複数の導電粒子８…が互いに接触す
るということがないので電気的に絶縁状態となる。この
ことによって対向する上記半導体素子１のバンプ３と配
線パタ−ン６だけが電気的に接続されるのである。
部位には段差があるので、上記異方性導電膜７のうち上
記配線パタ−ン６とバンプ３とに押し潰された部分は複
数の導電粒子８…が互いに密着して電気的に接続される
。それ以外の部分は複数の導電粒子８…が互いに接触す
るということがないので電気的に絶縁状態となる。この
ことによって対向する上記半導体素子１のバンプ３と配
線パタ−ン６だけが電気的に接続されるのである。
【０００８】
【発明が解決しようとする課題】ところで、従来のフリ
ップチップ方式の実装は、一枚の基板５に多数個の半導
体素子１…を実装する場合においても、一つ一つの半導
体素子１毎に上記異方性導電膜７を硬化させていた。
ップチップ方式の実装は、一枚の基板５に多数個の半導
体素子１…を実装する場合においても、一つ一つの半導
体素子１毎に上記異方性導電膜７を硬化させていた。
【０００９】しかし、上記異方性導電膜７を硬化させる
ためには、一般に３０秒以上の加圧、加熱を行わなけれ
ばならない。このため、一つの基板５上に数十個の半導
体素子１…を実装する場合には、スル−プットが高めら
れないということがあった。
ためには、一般に３０秒以上の加圧、加熱を行わなけれ
ばならない。このため、一つの基板５上に数十個の半導
体素子１…を実装する場合には、スル−プットが高めら
れないということがあった。
【００１０】この発明はこのような事情に鑑みて成され
たもので、多数個の半導体素子を基板に高密度に実装す
る場合において、実装のスル−プットが高い半導体素子
の実装方法を提供することを目的とするものである。
たもので、多数個の半導体素子を基板に高密度に実装す
る場合において、実装のスル−プットが高い半導体素子
の実装方法を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】この発明は、バンプを有
する半導体素子を配線パタ−ンが形成された基板に熱硬
化性の異方性導電膜を介してボンディングする半導体素
子の実装方法において、複数個の半導体素子を異方性導
電膜を介して上記基板の所定の位置に仮付けする仮付け
工程と、上記複数個の半導体素子を上記基板に一括的に
加圧しかつ加熱することで上記半導体素子のバンプと基
板の配線パタ−ンとを電気的に接続させるボンディング
工程とを有することを特徴とする。
する半導体素子を配線パタ−ンが形成された基板に熱硬
化性の異方性導電膜を介してボンディングする半導体素
子の実装方法において、複数個の半導体素子を異方性導
電膜を介して上記基板の所定の位置に仮付けする仮付け
工程と、上記複数個の半導体素子を上記基板に一括的に
加圧しかつ加熱することで上記半導体素子のバンプと基
板の配線パタ−ンとを電気的に接続させるボンディング
工程とを有することを特徴とする。
【００１２】
【作用】このような構成によれば、基板に複数個の半導
体素子を異方性導電膜を介して仮付けした後に、これら
複数の半導体素子を一括的に加熱加圧することにより、
異方性導電膜を硬化させる。このことで複数の半導体素
子を基板上に一括的に実装することができる。
体素子を異方性導電膜を介して仮付けした後に、これら
複数の半導体素子を一括的に加熱加圧することにより、
異方性導電膜を硬化させる。このことで複数の半導体素
子を基板上に一括的に実装することができる。
【００１３】
【実施例】以下、この発明の一実施例を図１を参照して
説明する。なお、従来例と同一の構成要素には同じ符号
を付して説明を省略する。
説明する。なお、従来例と同一の構成要素には同じ符号
を付して説明を省略する。
【００１４】この発明の実装方法が適用されるボンディ
ング装置は、仮付け工程を行う仮付けステ−ジ１０とボ
ンディング工程を行うボンディングステ−ジ１１とを有
する。
ング装置は、仮付け工程を行う仮付けステ−ジ１０とボ
ンディング工程を行うボンディングステ−ジ１１とを有
する。
【００１５】図中１２は基板搬送装置である。この基板
搬送装置１２は、上面を載置面とするテ−ブル１３を有
し、このテ−ブル１３の載置面には基板５が素子搭載面
５ａを上方に向けた状態で保持される。そして、基板搬
送装置１２は、仮付けステ−ジ１０およびボンディング
ステ−ジ１１において、基板５をＸＹ方向に位置決め駆
動すると共に、この基板５を仮付けステ−ジ１０からボ
ンディングステ−ジ１１へと搬送する。
搬送装置１２は、上面を載置面とするテ−ブル１３を有
し、このテ−ブル１３の載置面には基板５が素子搭載面
５ａを上方に向けた状態で保持される。そして、基板搬
送装置１２は、仮付けステ−ジ１０およびボンディング
ステ−ジ１１において、基板５をＸＹ方向に位置決め駆
動すると共に、この基板５を仮付けステ−ジ１０からボ
ンディングステ−ジ１１へと搬送する。
【００１６】上記テ−ブル１３に載置される基板５の素
子搭載面５ａには上記半導体素子１のバンプ３（図２に
示す）と接続される多数の配線パタ−ン６が形成されて
いる。そしてこれらの配線パタ−ン６上にはあらかじめ
異方性導電膜７が貼付されている。
子搭載面５ａには上記半導体素子１のバンプ３（図２に
示す）と接続される多数の配線パタ−ン６が形成されて
いる。そしてこれらの配線パタ−ン６上にはあらかじめ
異方性導電膜７が貼付されている。
【００１７】上記仮付けステ−ジ１０の上方には素子供
給装置１４が設けられている。この素子供給装置１４は
、複数個の半導体素子１…を収納したトレイ１５を位置
決め駆動する供給テ−ブル１６と、上記半導体素子１を
トレイ１５から取り出して所定の位置Ａに供給するピッ
クアップノズル１７を有する。
給装置１４が設けられている。この素子供給装置１４は
、複数個の半導体素子１…を収納したトレイ１５を位置
決め駆動する供給テ−ブル１６と、上記半導体素子１を
トレイ１５から取り出して所定の位置Ａに供給するピッ
クアップノズル１７を有する。
【００１８】上記ピックアップノズルは基端部１７ａを
中心として水平方向に回動自在に設けられていて、先端
部１７ｂに半導体素子１を真空吸着した後に回動駆動さ
れることで、この半導体素子１を後述する吸着ノズル２
３が位置決めされる位置Ａに搬送する。
中心として水平方向に回動自在に設けられていて、先端
部１７ｂに半導体素子１を真空吸着した後に回動駆動さ
れることで、この半導体素子１を後述する吸着ノズル２
３が位置決めされる位置Ａに搬送する。
【００１９】また、上記トレイ１５に収納された複数個
の半導体素子１は、それぞれ、バンプ３が形成された素
子形成面を上方に向けた状態で載置されていて、この状
態で上記ピックアップノズルに吸着保持されて位置Ａに
供給される。
の半導体素子１は、それぞれ、バンプ３が形成された素
子形成面を上方に向けた状態で載置されていて、この状
態で上記ピックアップノズルに吸着保持されて位置Ａに
供給される。
【００２０】上記位置Ａの下方には、半導体素子１を反
転させ、素子形成面を下方に向けさせる反転装置１９が
設けられている。この反転装置１９はア−ム状の回転体
２０を有する。この回転体２０は長手方向中途部を水平
軸２１によって枢支され、長手方向が垂直になるように
１８０度ずつステップ式に回転駆動されるようになって
いる。（図に矢印イで示す）
転させ、素子形成面を下方に向けさせる反転装置１９が
設けられている。この反転装置１９はア−ム状の回転体
２０を有する。この回転体２０は長手方向中途部を水平
軸２１によって枢支され、長手方向が垂直になるように
１８０度ずつステップ式に回転駆動されるようになって
いる。（図に矢印イで示す）
【００２１】さらに、上記回転体２０の長手方向両端に
は、回転体２０の長手方向外方に突出自在なる一対の吸
着ノズル２３、２３が設けられている。すなわち、これ
らの吸着ノズル２３、２３は上記水平軸２１に対して点
対称に設けられていて、上記一方の吸着ノズル２３が上
方に位置し上記位置Ａに対向しているときには、他方の
吸着ノズル２３は下方に位置して基板５と対向するよう
になっている。
は、回転体２０の長手方向外方に突出自在なる一対の吸
着ノズル２３、２３が設けられている。すなわち、これ
らの吸着ノズル２３、２３は上記水平軸２１に対して点
対称に設けられていて、上記一方の吸着ノズル２３が上
方に位置し上記位置Ａに対向しているときには、他方の
吸着ノズル２３は下方に位置して基板５と対向するよう
になっている。
【００２２】位置Ａにおいて、上記ピックアップノズル
１７によって、一方の吸着ノズル２３に半導体素子１が
その素子形成面を上方に向けた状態で受け渡されると、
上記反転装置１９は矢印イで示すように１８０度ステッ
プ式に回動駆動され、半導体素子１の素子形成面を下方
に向けた状態に反転させる。このことで上記半導体素子
１の素子形成面は基板５と向かいあわせられる。
１７によって、一方の吸着ノズル２３に半導体素子１が
その素子形成面を上方に向けた状態で受け渡されると、
上記反転装置１９は矢印イで示すように１８０度ステッ
プ式に回動駆動され、半導体素子１の素子形成面を下方
に向けた状態に反転させる。このことで上記半導体素子
１の素子形成面は基板５と向かいあわせられる。
【００２３】半導体素子１がその素子形成面を下方に向
けた状態で位置決めされたならば、上記基板５はＸＹ方
向に駆動され、上記半導体素子１のバンプ３とそのバン
プ３が接合される配線パタ−ン６とが対向位置決される
。
けた状態で位置決めされたならば、上記基板５はＸＹ方
向に駆動され、上記半導体素子１のバンプ３とそのバン
プ３が接合される配線パタ−ン６とが対向位置決される
。
【００２４】そして、上記一方の吸着ノズル２３は下方
向に突出駆動され、上記半導体素子１のバンプ３を上記
配線パタ−ン６に貼付された異方性導電膜７に当接させ
る。この状態で吸引力を解除すると、上記異方性導電膜
７の上面は粘着力を有するので上記半導体素子１は基板
５に仮付けされる。
向に突出駆動され、上記半導体素子１のバンプ３を上記
配線パタ−ン６に貼付された異方性導電膜７に当接させ
る。この状態で吸引力を解除すると、上記異方性導電膜
７の上面は粘着力を有するので上記半導体素子１は基板
５に仮付けされる。
【００２５】一方、上述の動作と並行して、上記ピック
アップノズル１７は、次に装着される半導体素子１を位
置Ａに供給する。この半導体素子１は他方の吸着ノズル
２３によって吸着保持され、上述の一方の吸着ノズル２
３と同じ動作を行うことで、その半導体素子１を上記基
板５上の別の位置に装着する。
アップノズル１７は、次に装着される半導体素子１を位
置Ａに供給する。この半導体素子１は他方の吸着ノズル
２３によって吸着保持され、上述の一方の吸着ノズル２
３と同じ動作を行うことで、その半導体素子１を上記基
板５上の別の位置に装着する。
【００２６】一方の吸着ノズル２３と他方の吸着ノズル
２３がこのような動作を交互に繰り返すことで、上記基
板５には多数個の半導体素子１…が異方性導電膜７を介
して順次仮付けされる。このことで仮付け工程が終了す
る。仮付け工程を終えた基板５は基板搬送装置１２によ
ってボンディングステ−ジ１１に搬送され、所定の位置
に位置決めされる。
２３がこのような動作を交互に繰り返すことで、上記基
板５には多数個の半導体素子１…が異方性導電膜７を介
して順次仮付けされる。このことで仮付け工程が終了す
る。仮付け工程を終えた基板５は基板搬送装置１２によ
ってボンディングステ−ジ１１に搬送され、所定の位置
に位置決めされる。
【００２７】このボンディングステ−ジ１１の上方には
、基板５に仮付けされた複数個の半導体素子１…を一括
的にボンディングするボンディングヘッド２５が上下移
動自在に設けられている。このボンディングヘッド２５
の下端面は、平坦に形成され、複数個の半導体素子１…
を一度にボンディングすることができる大きさの加圧面
２５ａとなっている。
、基板５に仮付けされた複数個の半導体素子１…を一括
的にボンディングするボンディングヘッド２５が上下移
動自在に設けられている。このボンディングヘッド２５
の下端面は、平坦に形成され、複数個の半導体素子１…
を一度にボンディングすることができる大きさの加圧面
２５ａとなっている。
【００２８】さらに、このボンディングヘッド２５の下
端部内にはこのボンディングヘッドを加熱する加熱ヒ−
タ２７が埋設されている。この加熱ヒ−タ２７は制御部
２８に接続され、この制御部２８の出力信号によって作
動するようになっている。
端部内にはこのボンディングヘッドを加熱する加熱ヒ−
タ２７が埋設されている。この加熱ヒ−タ２７は制御部
２８に接続され、この制御部２８の出力信号によって作
動するようになっている。
【００２９】また、上記ボンディングヘッド２５の下端
部にはこのボンディングヘッド２５の温度を測定する温
度センサ２９が設けられている。この温度センサ２９は
温度検知部３０に接続され、上記ボンディングヘッド２
５内の温度が検知される。そして、この温度検知信号は
上記制御部２８に入力されるようになっている。
部にはこのボンディングヘッド２５の温度を測定する温
度センサ２９が設けられている。この温度センサ２９は
温度検知部３０に接続され、上記ボンディングヘッド２
５内の温度が検知される。そして、この温度検知信号は
上記制御部２８に入力されるようになっている。
【００３０】すなわち、上記制御部２８は、上記温度検
知部３０から検知信号が入力されると、その検知信号に
基づいて上記加熱ヒ−タ２７を作動させる。このことに
より加熱ヒ−タ２７は上記ボンディングヘッド２５の下
端部の温度を上記異方性導電膜７を硬化させるのに最適
な温度、例えば１９０度に加熱保温する。
知部３０から検知信号が入力されると、その検知信号に
基づいて上記加熱ヒ−タ２７を作動させる。このことに
より加熱ヒ−タ２７は上記ボンディングヘッド２５の下
端部の温度を上記異方性導電膜７を硬化させるのに最適
な温度、例えば１９０度に加熱保温する。
【００３１】上記ボンディングヘッド２５は下端部の温
度を１９０度に保った状態で、下方に駆動され、上記多
数個の半導体素子１…を上記基板５の方向に一定の圧力
で押し付ける。そして、異方性導電膜７が硬化するのに
必要な時間、例えば３０秒間この状態を保つ。このこと
で上記異方性導電膜７は上記バンプ３と配線パタ−ン６
とを電気的に接続した状態で硬化する。
度を１９０度に保った状態で、下方に駆動され、上記多
数個の半導体素子１…を上記基板５の方向に一定の圧力
で押し付ける。そして、異方性導電膜７が硬化するのに
必要な時間、例えば３０秒間この状態を保つ。このこと
で上記異方性導電膜７は上記バンプ３と配線パタ−ン６
とを電気的に接続した状態で硬化する。
【００３２】３０秒経過したならば、上記加熱ヒ−タ２
７による加熱は停止され、上記基板５および半導体素子
１…は自然冷却される。この間、上記ボンディングヘッ
ド２５は上記半導体素子１…を上記基板５に押し付けた
状態を保っている。上記ボンディングヘッド２５の温度
が約１００度以下に下がったならば、ボンディングヘッ
ド２５は上昇駆動される。このことで、一つの基板に対
する多数個の半導体素子１…を一括的にボンディングす
るボンディング工程が終了する。
７による加熱は停止され、上記基板５および半導体素子
１…は自然冷却される。この間、上記ボンディングヘッ
ド２５は上記半導体素子１…を上記基板５に押し付けた
状態を保っている。上記ボンディングヘッド２５の温度
が約１００度以下に下がったならば、ボンディングヘッ
ド２５は上昇駆動される。このことで、一つの基板に対
する多数個の半導体素子１…を一括的にボンディングす
るボンディング工程が終了する。
【００３３】このような構成によれば、異方性導電膜７
の硬化を一つ一つの半導体素子１について行うのではな
く、多数個の半導体素子１…を基板５に一旦仮付けした
後に、一括的に硬化させるようにしたので、ボンディン
グ時間が短縮される。例えば、一つの基板に４つのＩＣ
（半導体素子１）を実装する場合のボンディング時間を
従来例と比較してみると以下のようになる。
の硬化を一つ一つの半導体素子１について行うのではな
く、多数個の半導体素子１…を基板５に一旦仮付けした
後に、一括的に硬化させるようにしたので、ボンディン
グ時間が短縮される。例えば、一つの基板に４つのＩＣ
（半導体素子１）を実装する場合のボンディング時間を
従来例と比較してみると以下のようになる。
【００３４】例えば、ＩＣの搬送時間をａ秒、基板のロ
−ド時間をｂ秒、アンロ−ド時間をｃ秒、ＩＣの位置合
わせ時間をｄ秒、ボンディングヘッドの上下動作時間を
ｅ秒とする。そして、異方性導電膜の硬化時間が３０秒
とすると、ボンディング時間Ｔは、 従来技術では、 Ｔ＝（ａ×４）＋ｂ＋ｃ＋（ｄ×４）＋（ｅ×４）
＋（３０×４）本発明では、 Ｔ＝（ａ×４）＋（ｂ×２）＋（ｃ×２）＋（ｄ×
４）＋（ｅ×６）＋３０その差は、 ９０−（ｂ＋ｃ）−２×ｅ （秒） である。仮にｂ、ｃが共に５秒、ｅが１秒であるとする
と、 ９０−（５＋５）−２×１＝７８ （秒）本発明の方
が従来の技術に比較して７８秒も早いということになる
。
−ド時間をｂ秒、アンロ−ド時間をｃ秒、ＩＣの位置合
わせ時間をｄ秒、ボンディングヘッドの上下動作時間を
ｅ秒とする。そして、異方性導電膜の硬化時間が３０秒
とすると、ボンディング時間Ｔは、 従来技術では、 Ｔ＝（ａ×４）＋ｂ＋ｃ＋（ｄ×４）＋（ｅ×４）
＋（３０×４）本発明では、 Ｔ＝（ａ×４）＋（ｂ×２）＋（ｃ×２）＋（ｄ×
４）＋（ｅ×６）＋３０その差は、 ９０−（ｂ＋ｃ）−２×ｅ （秒） である。仮にｂ、ｃが共に５秒、ｅが１秒であるとする
と、 ９０−（５＋５）−２×１＝７８ （秒）本発明の方
が従来の技術に比較して７８秒も早いということになる
。
【００３５】これを一つの半導体素子についてみれば、
７８／４＝１９．５（秒）となる。このことより、従来
に比べ本発明の半導体素子の実装方法はスル−プットが
かなり高いといえる。
７８／４＝１９．５（秒）となる。このことより、従来
に比べ本発明の半導体素子の実装方法はスル−プットが
かなり高いといえる。
【００３６】また、上述のような構成によれば、加熱に
より異方性導電膜７を硬化させたのちに、ボンディング
ヘッド２５を直ぐに上昇駆動するのではなく、上記半導
体素子１および基板５の温度が所定の温度（１００度以
下）に低下するまで加圧状態を保つようにしたので、冷
却により基板５と半導体素子１の収縮量に差が生じて異
方性導電膜７内に残留応力が発生しても、この残留応力
によって上記半導体素子１が基板５から浮き上がるのを
防止することができる。このことにより、バンプ３と配
線パタ−ン６が離間して導電不良が生じることを有効に
防止することができる。なお、この発明は上記一実施例
に限定されるものではなく、発明の要旨を変更しない範
囲で種々変形可能である。例えば、上記仮付けステ−ジ
１０とボンディングステ−ジ１１は一台の装置に組み込
まれていても良いし、別々の装置に設けられていても良
い。
より異方性導電膜７を硬化させたのちに、ボンディング
ヘッド２５を直ぐに上昇駆動するのではなく、上記半導
体素子１および基板５の温度が所定の温度（１００度以
下）に低下するまで加圧状態を保つようにしたので、冷
却により基板５と半導体素子１の収縮量に差が生じて異
方性導電膜７内に残留応力が発生しても、この残留応力
によって上記半導体素子１が基板５から浮き上がるのを
防止することができる。このことにより、バンプ３と配
線パタ−ン６が離間して導電不良が生じることを有効に
防止することができる。なお、この発明は上記一実施例
に限定されるものではなく、発明の要旨を変更しない範
囲で種々変形可能である。例えば、上記仮付けステ−ジ
１０とボンディングステ−ジ１１は一台の装置に組み込
まれていても良いし、別々の装置に設けられていても良
い。
【００３７】また、上記一実施例においては、異方性導
電膜７を硬化させた後に、一定時間加圧状態を保持する
ようにしたが、異方性導電膜７を硬化させた後に直ぐに
ボンディングヘッド２５を上昇させ、加圧状態を解除す
るようにしても良い。
電膜７を硬化させた後に、一定時間加圧状態を保持する
ようにしたが、異方性導電膜７を硬化させた後に直ぐに
ボンディングヘッド２５を上昇させ、加圧状態を解除す
るようにしても良い。
【００３８】また、上記異方性導電膜７の硬化温度は１
９０度としたがこれは異方性導電膜７の特性により変化
するものである。また、この硬化時間も上記一実施例に
おいては３０秒としたが、この硬化時間も異方性導電膜
７の特性によって変化するものであり、例えば６０秒と
しても良い。
９０度としたがこれは異方性導電膜７の特性により変化
するものである。また、この硬化時間も上記一実施例に
おいては３０秒としたが、この硬化時間も異方性導電膜
７の特性によって変化するものであり、例えば６０秒と
しても良い。
【００３９】さらに、上記一実施例においては加圧状態
を解除する温度を１００度以下としたが、これは、その
時の外気の温度および基板５の余熱温度によって変更さ
れる。
を解除する温度を１００度以下としたが、これは、その
時の外気の温度および基板５の余熱温度によって変更さ
れる。
【００４０】また、上記一実施例においては、半導体素
子１を基板５に仮付けするのに反転装置１９を用いたが
、このような反転装置１９に限定されるものではなく、
要は半導体素子１を素子搭載面を下方に向けた状態で基
板５に仮付けできる構成の装置であれば良い。
子１を基板５に仮付けするのに反転装置１９を用いたが
、このような反転装置１９に限定されるものではなく、
要は半導体素子１を素子搭載面を下方に向けた状態で基
板５に仮付けできる構成の装置であれば良い。
【００４１】さらに、上記一実施例においては、複数の
半導体素子を一つ一つ反転させる反転装置１９を用いた
が、すべての半導体素子を一度に反転させ、上記基板に
一括的に仮付けするような反転装置を用いても良い。
半導体素子を一つ一つ反転させる反転装置１９を用いた
が、すべての半導体素子を一度に反転させ、上記基板に
一括的に仮付けするような反転装置を用いても良い。
【００４２】
【発明の効果】以上説明したように、この発明の半導体
素子の実装方法は、複数個の半導体素子を上記基板の所
定の位置に異方性導電膜を介して仮付けした後に、上記
複数個の半導体素子を上記基板に一括的に加圧しかつ加
熱することで上記半導体素子のバンプと基板の配線パタ
−ンとを電気的に接続させる。
素子の実装方法は、複数個の半導体素子を上記基板の所
定の位置に異方性導電膜を介して仮付けした後に、上記
複数個の半導体素子を上記基板に一括的に加圧しかつ加
熱することで上記半導体素子のバンプと基板の配線パタ
−ンとを電気的に接続させる。
【００４３】このような構成によれば、複数の半導体素
子について異方性導電膜を硬化させる作業が一回ですむ
ので、作業工程が簡略化されると共に、実装のスル−プ
ットを高めることができる。
子について異方性導電膜を硬化させる作業が一回ですむ
ので、作業工程が簡略化されると共に、実装のスル−プ
ットを高めることができる。
【図１】この発明の一実施例を示す概略構成図。
【図２】異方性導電膜を用いた一般的なフリップチップ
方式の実装構造を示す側断面図。
方式の実装構造を示す側断面図。
１…半導体素子、５…基板、６…配線パタ−ン、７…異
方性導電膜、１０…仮付けステ−ジ、１１…ボンディン
グステ−ジ、１９…反転装置、２５…ボンディングヘッ
ド、２７…加熱ヒ−タ。
方性導電膜、１０…仮付けステ−ジ、１１…ボンディン
グステ−ジ、１９…反転装置、２５…ボンディングヘッ
ド、２７…加熱ヒ−タ。
Claims (1)
- 【請求項１】 バンプを有する半導体素子を配線パタ
−ンが形成された基板に熱硬化性の異方性導電膜を介し
てボンディングする半導体素子の実装方法において、複
数個の半導体素子を異方性導電膜を介して上記基板の所
定の位置に仮付けする仮付け工程と、上記複数個の半導
体素子を上記基板に一括的に加圧しかつ加熱することで
上記半導体素子のバンプと基板の配線パタ−ンとを電気
的に接続させるボンディング工程とを有することを特徴
とする半導体素子の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067045A JPH04302444A (ja) | 1991-03-29 | 1991-03-29 | 半導体素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067045A JPH04302444A (ja) | 1991-03-29 | 1991-03-29 | 半導体素子の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302444A true JPH04302444A (ja) | 1992-10-26 |
Family
ID=13333483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3067045A Pending JPH04302444A (ja) | 1991-03-29 | 1991-03-29 | 半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302444A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858806A (en) * | 1995-03-24 | 1999-01-12 | Matsushita Electric Industrial Co., Ltd. | Method of bonding IC component to flat panel display |
| US6156150A (en) * | 1996-04-16 | 2000-12-05 | Matsushita Electric Industrial Co., Ltd. | IC component separating method and separating apparatus |
| WO2001042893A1 (fr) * | 1999-12-10 | 2001-06-14 | Hitachi, Ltd | Module semi-conducteur |
| US7341642B2 (en) | 2001-02-26 | 2008-03-11 | Sony Corporation | Manufacturing method for electric device |
| JP2011108903A (ja) * | 2009-11-19 | 2011-06-02 | Dainippon Printing Co Ltd | フリップ実装体の製造方法 |
-
1991
- 1991-03-29 JP JP3067045A patent/JPH04302444A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858806A (en) * | 1995-03-24 | 1999-01-12 | Matsushita Electric Industrial Co., Ltd. | Method of bonding IC component to flat panel display |
| US6156150A (en) * | 1996-04-16 | 2000-12-05 | Matsushita Electric Industrial Co., Ltd. | IC component separating method and separating apparatus |
| WO2001042893A1 (fr) * | 1999-12-10 | 2001-06-14 | Hitachi, Ltd | Module semi-conducteur |
| US7341642B2 (en) | 2001-02-26 | 2008-03-11 | Sony Corporation | Manufacturing method for electric device |
| CN100392832C (zh) * | 2001-02-26 | 2008-06-04 | 索尼化学株式会社 | 电气装置制造方法 |
| JP2011108903A (ja) * | 2009-11-19 | 2011-06-02 | Dainippon Printing Co Ltd | フリップ実装体の製造方法 |
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