JPH0429252B2 - - Google Patents
Info
- Publication number
- JPH0429252B2 JPH0429252B2 JP58015475A JP1547583A JPH0429252B2 JP H0429252 B2 JPH0429252 B2 JP H0429252B2 JP 58015475 A JP58015475 A JP 58015475A JP 1547583 A JP1547583 A JP 1547583A JP H0429252 B2 JPH0429252 B2 JP H0429252B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- potential
- control input
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015556 catabolic process Effects 0.000 claims description 2
- 238000005513 bias potential Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 238000009825 accumulation Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
Landscapes
- Dot-Matrix Printers And Others (AREA)
- Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)
- Electrophotography Using Other Than Carlson'S Method (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、選択駆動回路、特に多針電極を用い
る静電記録装置のその針電極を選択駆動するため
の回路に関するものである。
る静電記録装置のその針電極を選択駆動するため
の回路に関するものである。
静電記録装置は、電気信号を多針電極に書画状
に印加することにより記録体上に静電潜像を記録
作成するものである。この記録に際しては、針極
を走査せずに針極を与える信号を走査するように
すれば、記録速度が高速となることから、最近で
はこの記録方式が専ら用いられている。ところ
で、この記録方式によると、高速度が選択された
針極に所定の高電圧を印加すること、選択駆動回
路がその集積化上低消費電力の回路構成であるこ
とが要請される他、制御入力によつてその出力が
制御される高電圧電気信号がその制御入力に対応
して同一時間内に出力されることも必要である。
に印加することにより記録体上に静電潜像を記録
作成するものである。この記録に際しては、針極
を走査せずに針極を与える信号を走査するように
すれば、記録速度が高速となることから、最近で
はこの記録方式が専ら用いられている。ところ
で、この記録方式によると、高速度が選択された
針極に所定の高電圧を印加すること、選択駆動回
路がその集積化上低消費電力の回路構成であるこ
とが要請される他、制御入力によつてその出力が
制御される高電圧電気信号がその制御入力に対応
して同一時間内に出力されることも必要である。
しかし、従来のこの種の選択駆動回路では、他
の点は別として制御入力に対応して電気信号が同
一時間内に出力されず、制御入力の立上りより遅
れて出力されるという欠点を有している。これ
は、微小電圧の制御入力を以つて高電圧の電気信
号の出力状態を制御するには、何等かのスイツチ
ング素子回路が介在せしめられるが、このスイツ
チング素子自体の特性などに起因して出力の電気
信号にその影響があらわれるからである。このう
ち、スイツチング素子の蓄積効果によつて制御入
力が存在しなくても尚電気信号が一定時間（蓄積
時間）出力されるという現象は好ましくないもの
である。
の点は別として制御入力に対応して電気信号が同
一時間内に出力されず、制御入力の立上りより遅
れて出力されるという欠点を有している。これ
は、微小電圧の制御入力を以つて高電圧の電気信
号の出力状態を制御するには、何等かのスイツチ
ング素子回路が介在せしめられるが、このスイツ
チング素子自体の特性などに起因して出力の電気
信号にその影響があらわれるからである。このう
ち、スイツチング素子の蓄積効果によつて制御入
力が存在しなくても尚電気信号が一定時間（蓄積
時間）出力されるという現象は好ましくないもの
である。
第１図に示す特開昭54−125033号との関係で見
れば、トランジスタTR１がオン状態にあると
き、ツエナーダイオードＤ１によつてトランジス
タTR２のベースにはツエナー電圧が印加され、
そのエミツタはダイオードＤ２を介して印加され
るV2よりベースに対して逆バイアスがかかつた
状態となつており、トランジスタTR２はオフ状
態にある。一方、トランジスタTR１がオフ状態
にあるときは、トランジスタTR２のベースには
電源V1より抵抗R1を介してベース電流が供給さ
れるので、トランジスタTR２はオン状態とな
る。この場合、トランジスタTR１がオン状態よ
りオフ状態となるとき、トランジスタTR１の出
力容量の充電は主として電源V2からダイオード
Ｄ２、抵抗Ｒ２を介して流れる電流により行なわ
れ、またトランジスタTR２がオン状態になると
主としてトランジスタTR2のエミツタからダイ
オードＤ３、抵抗R2を介して流れる定電流によ
り直線的にその充電が行なわれる結果、ダイオー
ドＤ２、Ｄ３の中間接続点より高速立上りの電気
信号を得るようにしている。
れば、トランジスタTR１がオン状態にあると
き、ツエナーダイオードＤ１によつてトランジス
タTR２のベースにはツエナー電圧が印加され、
そのエミツタはダイオードＤ２を介して印加され
るV2よりベースに対して逆バイアスがかかつた
状態となつており、トランジスタTR２はオフ状
態にある。一方、トランジスタTR１がオフ状態
にあるときは、トランジスタTR２のベースには
電源V1より抵抗R1を介してベース電流が供給さ
れるので、トランジスタTR２はオン状態とな
る。この場合、トランジスタTR１がオン状態よ
りオフ状態となるとき、トランジスタTR１の出
力容量の充電は主として電源V2からダイオード
Ｄ２、抵抗Ｒ２を介して流れる電流により行なわ
れ、またトランジスタTR２がオン状態になると
主としてトランジスタTR2のエミツタからダイ
オードＤ３、抵抗R2を介して流れる定電流によ
り直線的にその充電が行なわれる結果、ダイオー
ドＤ２、Ｄ３の中間接続点より高速立上りの電気
信号を得るようにしている。
またこの回路構成例はトランジスタTR１での
蓄積効果によつてトランジスタTR２による電気
信号の出力に遅れ時間が存することをなくすた
め、制御入力入力端子、ベース間およびエミツ
タ、ベース間に各々抵抗を接続して成るエミツタ
接地形トランジスタのそのエミツタと接地との間
に、ベース・エミツタ接合が逆バイアスされるよ
うに定電圧源を挿入接続し、制御入力の電位定電
圧源の電位よりも高い状態にある間はベース・エ
ミツタ接合を順バイアスにしてエミツタ接地形ト
ランジスタをオン状態にし、また、その電位が低
い状態にある間はベース・エミツタ接合を逆バイ
アス状態においてそのトランジスタをオフ状態に
するものであり、制御入力が正の電位で変化する
のみであつてもトランジスタからすればその電位
は接地電位を中心にして正、負の電位方向にスウ
イングしているのと同じ結果になるようにしてい
る。しかし、トランジスタ（TR１）の逆バイア
ス値は〔ベース電位〕−〔定電圧源電位〕であり蓄
積効果が減少はしたが不充分であつた。このため
スイツチングの高速化に限界があつた。
蓄積効果によつてトランジスタTR２による電気
信号の出力に遅れ時間が存することをなくすた
め、制御入力入力端子、ベース間およびエミツ
タ、ベース間に各々抵抗を接続して成るエミツタ
接地形トランジスタのそのエミツタと接地との間
に、ベース・エミツタ接合が逆バイアスされるよ
うに定電圧源を挿入接続し、制御入力の電位定電
圧源の電位よりも高い状態にある間はベース・エ
ミツタ接合を順バイアスにしてエミツタ接地形ト
ランジスタをオン状態にし、また、その電位が低
い状態にある間はベース・エミツタ接合を逆バイ
アス状態においてそのトランジスタをオフ状態に
するものであり、制御入力が正の電位で変化する
のみであつてもトランジスタからすればその電位
は接地電位を中心にして正、負の電位方向にスウ
イングしているのと同じ結果になるようにしてい
る。しかし、トランジスタ（TR１）の逆バイア
ス値は〔ベース電位〕−〔定電圧源電位〕であり蓄
積効果が減少はしたが不充分であつた。このため
スイツチングの高速化に限界があつた。
本発明の目的は、通常の論理回路からの出力を
制御入力としてトランジスタ（TR１）をスイツ
チング制御する場合、そのトランジスタでの蓄積
効果をさらに減じさせる回路構成とすることによ
り出力としての高電圧電気信号を時間遅れをもつ
て出力されないようにすることにある。
制御入力としてトランジスタ（TR１）をスイツ
チング制御する場合、そのトランジスタでの蓄積
効果をさらに減じさせる回路構成とすることによ
り出力としての高電圧電気信号を時間遅れをもつ
て出力されないようにすることにある。
この目的のため、本発明は、トランジスタ
（TR１）のエミツタを定電圧源に接続せず、TR
１のオフ時の逆バイアスをほぼ制御入力の高電位
置に設定し、オン時はTR１の確実に動作する順
バイアス値と変化する電位にすることにより、
TR１へ蓄積する電荷を減少させ高速での制御入
力との同タイミングでのスイツチングを実現する
ことである。またさらに他の目的は、TR１のス
イツチング時と非スイツチング時とでそれぞれ逆
バイアス値及び順バイアス値を変えることにより
さらに高速でのスイツチングを可能とする選択駆
動回路を提案することである。
（TR１）のエミツタを定電圧源に接続せず、TR
１のオフ時の逆バイアスをほぼ制御入力の高電位
置に設定し、オン時はTR１の確実に動作する順
バイアス値と変化する電位にすることにより、
TR１へ蓄積する電荷を減少させ高速での制御入
力との同タイミングでのスイツチングを実現する
ことである。またさらに他の目的は、TR１のス
イツチング時と非スイツチング時とでそれぞれ逆
バイアス値及び順バイアス値を変えることにより
さらに高速でのスイツチングを可能とする選択駆
動回路を提案することである。
以下本発明の一実施例を図面を参照して説明す
る。
る。
先ず、第２図は、本発明の基本的な実施例を示
したものである。この図におけるトランジスタ
TR１は勿論第１図におけるものに相当し、トラ
ンジスタTR１のコレクタはツエナーダイオード
Ｄ１と抵抗R2との接続点に接続されるようにす
るが、ここではトランジスタTR１のベース回路
及びエミツタ回路の構成に本発明の要旨があるる
ことから、無関係な残りの回路部分は図示を省略
したものである。
したものである。この図におけるトランジスタ
TR１は勿論第１図におけるものに相当し、トラ
ンジスタTR１のコレクタはツエナーダイオード
Ｄ１と抵抗R2との接続点に接続されるようにす
るが、ここではトランジスタTR１のベース回路
及びエミツタ回路の構成に本発明の要旨があるる
ことから、無関係な残りの回路部分は図示を省略
したものである。
この第２図において、トランジスタTR１のエ
ミツタ回路が第１図図示のものと異なるところ
は、NPN型トランジスタTR１のエミツタと接
地との間に可変電圧源としてV3とV4間をスウイ
ングさせるためのPNP型トランジスタTR３を図
示の如くオーブンコレクタ形ゲートの出力を抵抗
R6とR5を介して電源V3に接続し、前記R6とR5
の接続点をトランジスタTR３のベースに接続
し、前記TR３のエミツタを抵抗R7を介してV3
に接続する。
ミツタ回路が第１図図示のものと異なるところ
は、NPN型トランジスタTR１のエミツタと接
地との間に可変電圧源としてV3とV4間をスウイ
ングさせるためのPNP型トランジスタTR３を図
示の如くオーブンコレクタ形ゲートの出力を抵抗
R6とR5を介して電源V3に接続し、前記R6とR5
の接続点をトランジスタTR３のベースに接続
し、前記TR３のエミツタを抵抗R7を介してV3
に接続する。
これによりゲートＧ１の出力がロウレベルの
時、V3を抵抗R5及びR6で分圧した値V4′がTR
３のベースに入力され、V4′にTR３のベースエ
ミツタ間のジヤンクシヨン電圧分VBEが加算され
た値V4（V4′＋VBE）がTR３のエミツタに出力さ
れる。またゲートＧ１の出力がハイレベルの時、
TR３のベースに低抗５を介してV3が印加され、
またTR３のエミツタは低抗R7によつてV3が印
加されているためTR１のエミツタにはV3が印加
される。
時、V3を抵抗R5及びR6で分圧した値V4′がTR
３のベースに入力され、V4′にTR３のベースエ
ミツタ間のジヤンクシヨン電圧分VBEが加算され
た値V4（V4′＋VBE）がTR３のエミツタに出力さ
れる。またゲートＧ１の出力がハイレベルの時、
TR３のベースに低抗５を介してV3が印加され、
またTR３のエミツタは低抗R7によつてV3が印
加されているためTR１のエミツタにはV3が印加
される。
ここで第３図に示す様に制御入力Ａと同タイミ
ングで制御入力Ｂを入力することにより、トラン
ジスタTR１のエミツタには、制御入力Ａ入力時
にはV4、無入力時にはV3が印加される。このよ
うにトランジスタTR１のベース及びエミツタに
同時に信号を入力することによりTR１の蓄積電
荷の影響を極めて少なくすることが出来る。
ングで制御入力Ｂを入力することにより、トラン
ジスタTR１のエミツタには、制御入力Ａ入力時
にはV4、無入力時にはV3が印加される。このよ
うにトランジスタTR１のベース及びエミツタに
同時に信号を入力することによりTR１の蓄積電
荷の影響を極めて少なくすることが出来る。
第４図に他の実施例を示す。制御入力Ｂに対す
るNPN型トランジスタTR４の動作の高速化を
計るためスピードアツプ・コンデンサＣ１を挿入
すると共にTR４のコレクタ・ベース間にダイオ
ードＤ６を挿入している。またTR４のコレクタ
側には低抗R6，R7が接続されておりR6，R7の
接続位置はNPN型トランジスタTR５のベース
が接続され、TR５のエミツタにはトランジスタ
TR６，TR７のベースが接続されている。この
TR６はNPN型トランジスタ、TR７はPNP型ト
ランジスタである。この回路構成で明らかな様に
制御入力Ｂに対する出力Ｃは第３図に示すＢ及び
Ｃの様になる。ここでV4電位はV3を低抗R6及び
R7で分圧された値であり、TR４のオン時にはこ
の分圧電位がTR５を介してTR６及びTR７のベ
ースに印加され、これによりPNP型トランジス
タTR７を介してＣ点には上記V4電位が出力され
ることは明らかである。
るNPN型トランジスタTR４の動作の高速化を
計るためスピードアツプ・コンデンサＣ１を挿入
すると共にTR４のコレクタ・ベース間にダイオ
ードＤ６を挿入している。またTR４のコレクタ
側には低抗R6，R7が接続されておりR6，R7の
接続位置はNPN型トランジスタTR５のベース
が接続され、TR５のエミツタにはトランジスタ
TR６，TR７のベースが接続されている。この
TR６はNPN型トランジスタ、TR７はPNP型ト
ランジスタである。この回路構成で明らかな様に
制御入力Ｂに対する出力Ｃは第３図に示すＢ及び
Ｃの様になる。ここでV4電位はV3を低抗R6及び
R7で分圧された値であり、TR４のオン時にはこ
の分圧電位がTR５を介してTR６及びTR７のベ
ースに印加され、これによりPNP型トランジス
タTR７を介してＣ点には上記V4電位が出力され
ることは明らかである。
さらに他の実施例を第５図に示す。これは前記
第４図にインバータＧ２及び低抗R8、コンデン
サＣ２を附加したものでありこれにより制御入力
Ｂのロウレベルよりハイレベルへの変化時に制御
入力Ｂの反転信号をＣ２で微分した波形をTR５
のベースに印加することにより第３図Ｄに示す様
に制御入力変化時に電位V4よりさらに低電位状
態を発生させ、第５図Ｄに接続される前記トラン
ジスタTR１等のスイツチングをより高速化させ
る回路を実現出来る。このＤ点でのタイミング波
形は第３図Ｄの如くになる。
第４図にインバータＧ２及び低抗R8、コンデン
サＣ２を附加したものでありこれにより制御入力
Ｂのロウレベルよりハイレベルへの変化時に制御
入力Ｂの反転信号をＣ２で微分した波形をTR５
のベースに印加することにより第３図Ｄに示す様
に制御入力変化時に電位V4よりさらに低電位状
態を発生させ、第５図Ｄに接続される前記トラン
ジスタTR１等のスイツチングをより高速化させ
る回路を実現出来る。このＤ点でのタイミング波
形は第３図Ｄの如くになる。
また前記第４図又は第５図に示されたTR６及
びTR７のベース端子に印加する電圧レベル発生
手段として第６図に示すデジタル回路を用いるこ
とにより容易に２値〜４値レベルの電圧が得られ
る。２値の場合はt1のみ、３値の場合はt1及びt2、
４値の場合はt1及びt2及びt3を使用すればよい。
びTR７のベース端子に印加する電圧レベル発生
手段として第６図に示すデジタル回路を用いるこ
とにより容易に２値〜４値レベルの電圧が得られ
る。２値の場合はt1のみ、３値の場合はt1及びt2、
４値の場合はt1及びt2及びt3を使用すればよい。
４値レベルの電圧を発生させる場合について以
下に第７図を参照して説明する。
下に第７図を参照して説明する。
制御入力Ｂがオフの場合にはゲートＧ３の入力
はロウレベルであり、Ｇ３の出力はハイレベル、
Ｇ４の出力t1はロウレベルでありゲートＧ５の出
力はオフである。また制御入力Ｂの反転信号よ
り微分回路を経たゲートＧ７の出力t2も同様にロ
ウレベルでありゲートＧ８の出力もオフである。
制御入力Ｂより微分回路を経たゲートＧ１０の出
力はハイレベルとなつておりゲートＧ１１の出力
はロウレベルであり、トランジスタTR６及び
TR７のベースにはVcc電位を低抗R10とR13で分
圧した電位が印加される。続いて制御入力Ｂがオ
フよりオンに変化した時にt1はロウレベルよりハ
イレベルに変化し、ゲートＧ５の出力はロウレベ
ルに変化する。また制御入力Ｂの反転信号を微
分した信号をインバートしたt2は微分回路の時定
数時間ａだけハイレベルとなる。このためゲート
Ｇ８の出力はａ時間ロウレベル状態となる。この
ことによりａ時間の間はVcc電位を低抗R10と、
低抗R11，R12，R13を並列接続した低抗値とで
分圧した電位がトランジスタTR６及びTR７の
ベースに印加され、低電位状態となり良好な順バ
イアス値が印加されるる。続いてａ時間経過後、
制御入力Ｂのオンよりオフへの変化時までの時間
ｂはゲートＧ８の出力がハイレベルでゲートＧ５
及びＧ１１の出力がロウレベルとなつておりトラ
ンジスタTR６及びTR７のベースにはVcc電位を
低抗R10と、低抗R11、R12.R13を並列接続した
低抗値とを分圧した電位がトランジスタTR６及
びTR７のベースに印加され、低電位状態となり
良好な順バイアス値が印加される。続いてａ時間
経過後、制御入力Ｂのオンよりオフへの変化時ま
での時間ｂはゲートＧ８の出力がハイレベルでゲ
ートＧ５及びＧ１１の出力がロウレベルとなつて
おりトランジスタTR６及びTR７のベースには
Vcc電位を抵抗Ｒ１０と、抵抗Ｒ１１及び抵抗Ｒ
１３を並列接続した抵抗値とを分圧した電位が印
加され、良好なドライブレベルに保持されてい
る。
はロウレベルであり、Ｇ３の出力はハイレベル、
Ｇ４の出力t1はロウレベルでありゲートＧ５の出
力はオフである。また制御入力Ｂの反転信号よ
り微分回路を経たゲートＧ７の出力t2も同様にロ
ウレベルでありゲートＧ８の出力もオフである。
制御入力Ｂより微分回路を経たゲートＧ１０の出
力はハイレベルとなつておりゲートＧ１１の出力
はロウレベルであり、トランジスタTR６及び
TR７のベースにはVcc電位を低抗R10とR13で分
圧した電位が印加される。続いて制御入力Ｂがオ
フよりオンに変化した時にt1はロウレベルよりハ
イレベルに変化し、ゲートＧ５の出力はロウレベ
ルに変化する。また制御入力Ｂの反転信号を微
分した信号をインバートしたt2は微分回路の時定
数時間ａだけハイレベルとなる。このためゲート
Ｇ８の出力はａ時間ロウレベル状態となる。この
ことによりａ時間の間はVcc電位を低抗R10と、
低抗R11，R12，R13を並列接続した低抗値とで
分圧した電位がトランジスタTR６及びTR７の
ベースに印加され、低電位状態となり良好な順バ
イアス値が印加されるる。続いてａ時間経過後、
制御入力Ｂのオンよりオフへの変化時までの時間
ｂはゲートＧ８の出力がハイレベルでゲートＧ５
及びＧ１１の出力がロウレベルとなつておりトラ
ンジスタTR６及びTR７のベースにはVcc電位を
低抗R10と、低抗R11、R12.R13を並列接続した
低抗値とを分圧した電位がトランジスタTR６及
びTR７のベースに印加され、低電位状態となり
良好な順バイアス値が印加される。続いてａ時間
経過後、制御入力Ｂのオンよりオフへの変化時ま
での時間ｂはゲートＧ８の出力がハイレベルでゲ
ートＧ５及びＧ１１の出力がロウレベルとなつて
おりトランジスタTR６及びTR７のベースには
Vcc電位を抵抗Ｒ１０と、抵抗Ｒ１１及び抵抗Ｒ
１３を並列接続した抵抗値とを分圧した電位が印
加され、良好なドライブレベルに保持されてい
る。
制御入力Ｂがオンよりオフに変化した時には、
ゲートＧ１０の出力t3は微分回路の時定数時間ｃ
の間ロウレベルとなる。またゲートＧ５もロウよ
りハイとなり、この時定数時間ｃ時間はトランジ
スタTR６及びTR７のベースは低抗R10を介して
Vcc電位となる。そしてＣ時間経過後は再びゲー
トＧ１１の出力はロウレベルとなりTR６とTR
７のベースにはVcc電位を低抗R10と低抗R13とで
分圧した電位が印加される。
ゲートＧ１０の出力t3は微分回路の時定数時間ｃ
の間ロウレベルとなる。またゲートＧ５もロウよ
りハイとなり、この時定数時間ｃ時間はトランジ
スタTR６及びTR７のベースは低抗R10を介して
Vcc電位となる。そしてＣ時間経過後は再びゲー
トＧ１１の出力はロウレベルとなりTR６とTR
７のベースにはVcc電位を低抗R10と低抗R13とで
分圧した電位が印加される。
ここでt2，t3タイミングを微分回路を用いて作
成したが、全体の制御を基本クロツク等で行なつ
ている場合などは、カウンタ等を用いてt1，t2，
t3を作成してもよい。またさらに多値レベルの電
位を発生させる場合もゲート及びタイミング信号
を追加するだけで容易にスイツチングトランジス
タのバイアス値を可変とすることができる。
成したが、全体の制御を基本クロツク等で行なつ
ている場合などは、カウンタ等を用いてt1，t2，
t3を作成してもよい。またさらに多値レベルの電
位を発生させる場合もゲート及びタイミング信号
を追加するだけで容易にスイツチングトランジス
タのバイアス値を可変とすることができる。
また本発明の回路出力を複数のドライバ回路の
ドライブ用トランジスタのエミツタに接続するこ
とによりエミツタコモン回路をスイツチでき、等
価的にドライバ回路をイネーブル、デイセーブル
状態とすることが出来る。この一実施例を第８図
に示す。このような接続とすることによりドライ
バ回路の入力トランジスタ（例えばTR１）の制
御入力電位のハイレベル電位値とV3電位値を一
致させるだけで容易に多数のドライバ回路の出力
を制御出来るスイツチ回路を形成できる。
ドライブ用トランジスタのエミツタに接続するこ
とによりエミツタコモン回路をスイツチでき、等
価的にドライバ回路をイネーブル、デイセーブル
状態とすることが出来る。この一実施例を第８図
に示す。このような接続とすることによりドライ
バ回路の入力トランジスタ（例えばTR１）の制
御入力電位のハイレベル電位値とV3電位値を一
致させるだけで容易に多数のドライバ回路の出力
を制御出来るスイツチ回路を形成できる。
以上説明した様に本発明によれば、制御入力に
対して極めて同タイミングに近いスイツチング出
力の得られる高速の選択駆動回路が実現する。
対して極めて同タイミングに近いスイツチング出
力の得られる高速の選択駆動回路が実現する。
制御信号未入力時にはベース・エミツタ間を逆
バイアスに、制御信号入力時にはスイツチング可
能な順バイアス値とすることでスイツチング用ト
ランジスタの高速でのオン化が実現した。
バイアスに、制御信号入力時にはスイツチング可
能な順バイアス値とすることでスイツチング用ト
ランジスタの高速でのオン化が実現した。
また制御信号のオンよりオフ時にスイツチング
を充分高速で行なえる順バイアス値を与え、スイ
ツチング終了後は蓄積効果を増加させないドライ
ブレベルに制御することにより、キヤリア蓄積を
最少限に抑えることにより高速でのオフ化が実現
した。
を充分高速で行なえる順バイアス値を与え、スイ
ツチング終了後は蓄積効果を増加させないドライ
ブレベルに制御することにより、キヤリア蓄積を
最少限に抑えることにより高速でのオフ化が実現
した。
さらに制御信号のオンよりオフ時に一定時間ト
ランジスタの破壊電位値以下の逆バイアス値を与
えることによりさらに高速でトランジスタをオフ
することができる。
ランジスタの破壊電位値以下の逆バイアス値を与
えることによりさらに高速でトランジスタをオフ
することができる。
第１図は従来の選択駆動回路、第２図は本発明
の要旨を示す回路図、第３図は制御タイミングチ
ヤート、第４図は本発明の他の実施例回路図、第
５図はさらに高速化を実現した実施例回路図、第
６図はデジタル回路を用いた４値レベル回路図、
第７図は４値レベル制御タイミングチヤート、第
８図は高速化回路図をスイツチ回路として応用し
た回路図である。 図において、Ｄ１…ツエナーダイオード、Ｄ２
〜Ｄ６…スイツチングダイオード、TR１〜TR
７…トランジスタ、Ｇ１〜Ｇ９，Ｇ１１…インバ
ータ、Ｇ１０…バツフアである。
の要旨を示す回路図、第３図は制御タイミングチ
ヤート、第４図は本発明の他の実施例回路図、第
５図はさらに高速化を実現した実施例回路図、第
６図はデジタル回路を用いた４値レベル回路図、
第７図は４値レベル制御タイミングチヤート、第
８図は高速化回路図をスイツチ回路として応用し
た回路図である。 図において、Ｄ１…ツエナーダイオード、Ｄ２
〜Ｄ６…スイツチングダイオード、TR１〜TR
７…トランジスタ、Ｇ１〜Ｇ９，Ｇ１１…インバ
ータ、Ｇ１０…バツフアである。
Claims (1)
- 【特許請求の範囲】 １ トランジスタのベースに制御入力信号を与え
て該トランジスタのスイツチングを行なうエミツ
タ接地型トランジスタ回路において、前記制御入
力信号非入力時はエミツタ・ベース間に前記トラ
ンジスタの破壊電位値以下の逆バイアスを印加
し、前記制御入力信号入力時はエミツタ、ベース
間が前記トランジスタが反転可能以上の順バイア
ス値となる様に前記エミツタ接地型トランジスタ
回路のトランジスタのエミツタと接地との間に可
変電圧源を挿入接続することを特徴とする選択駆
動回路。 ２ バイアス電位の制御をエミツタ接地型トラン
ジスタのエミツタと接地との間にトランジスタを
挿入し、該トランジスタを制御することにより行
なうことを特徴とする特許請求の範囲第１項記載
の選択駆動回路。 ３ エミツタ接地型トランジスタのスイツチング
時の一定時間と、該一定時間以外では、印加する
バイアス値を変更することを特徴とする特許請求
の範囲第１項又は第２項記載の選択駆動回路。 ４ 印加するバイアス値は少なくとも３値レベル
とすることを特徴とする特許請求の範囲第３項記
載の選択駆動回路。 ５ 印加するバイアス値を少なくとも４値レベル
とすることを特徴とする特許請求の範囲第３項記
載の選択駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58015475A JPS59141830A (ja) | 1983-02-03 | 1983-02-03 | 選択駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58015475A JPS59141830A (ja) | 1983-02-03 | 1983-02-03 | 選択駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59141830A JPS59141830A (ja) | 1984-08-14 |
| JPH0429252B2 true JPH0429252B2 (ja) | 1992-05-18 |
Family
ID=11889822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58015475A Granted JPS59141830A (ja) | 1983-02-03 | 1983-02-03 | 選択駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59141830A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2810250B2 (ja) * | 1991-05-09 | 1998-10-15 | 株式会社日立製作所 | ディスク駆動装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815477A (ja) * | 1981-07-20 | 1983-01-28 | Aisin Seiki Co Ltd | モ−タの速度制御装置 |
-
1983
- 1983-02-03 JP JP58015475A patent/JPS59141830A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815477A (ja) * | 1981-07-20 | 1983-01-28 | Aisin Seiki Co Ltd | モ−タの速度制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59141830A (ja) | 1984-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2533209B2 (ja) | ＢｉＣＭＯＳドライバ回路 | |
| US8503127B2 (en) | Method and circuitry for programmably controlling degauss write current decay in hard disk drives | |
| JP2932722B2 (ja) | 電流駆動回路 | |
| US4575647A (en) | Reference-regulated compensated current switch emitter-follower circuit | |
| US6128146A (en) | Undershoot active damping circuit for write drivers | |
| EP0432577A1 (en) | ECL circuit | |
| JPH0429252B2 (ja) | ||
| US4883975A (en) | Schmitt trigger circuit | |
| JPH0633715Y2 (ja) | トランジスタ−トランジスタ論理回路 | |
| US5068550A (en) | ECL-TTL signal level converter | |
| US5760628A (en) | Circuit and method for generating pulses in response to the edges of an input signal | |
| JPH0219651B2 (ja) | ||
| US4554464A (en) | Propagation delay generator | |
| KR0139329B1 (ko) | 아날로그 스위치를 이용한 슈미트 트리거 | |
| JP3297256B2 (ja) | 高速スイッチング回路 | |
| JP2951655B2 (ja) | ライトドライバ回路 | |
| SU1550581A1 (ru) | Устройство дл формировани разр дных токов записи | |
| JP2972960B2 (ja) | デジタル出力回路 | |
| JPS59141831A (ja) | スイツチ回路 | |
| JPH0526825Y2 (ja) | ||
| JPS605663Y2 (ja) | 映像信号切替器 | |
| JPH0261816B2 (ja) | ||
| JP2834739B2 (ja) | 双方向スイッチング回路 | |
| JPH1093418A (ja) | Ｅｃｌ論理回路 | |
| JPH048841B2 (ja) |