JPH04291958A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH04291958A JPH04291958A JP3080420A JP8042091A JPH04291958A JP H04291958 A JPH04291958 A JP H04291958A JP 3080420 A JP3080420 A JP 3080420A JP 8042091 A JP8042091 A JP 8042091A JP H04291958 A JPH04291958 A JP H04291958A
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ（ｔｈｉｎ
ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）負荷型ＳＲＡＭ（
ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍ
ｅｍｏｒｙ）と呼ばれる半導体記憶装置及びその製造方
法の改良に関する。
ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）負荷型ＳＲＡＭ（
ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍ
ｅｍｏｒｙ）と呼ばれる半導体記憶装置及びその製造方
法の改良に関する。
【０００２】近年に至るまで、ＳＲＡＭとして高抵抗を
負荷とする型式のものが多用されてきた。然しながら、
集積度が向上してメモリ・セル数が増加すると、消費電
流が増加して様々な問題が発生するので、それを回避し
なければならないことや半導体技術の進歩もあってＴＦ
Ｔを負荷とするＳＲＡＭが実現されるようになった。と
ころが、ＴＦＴを負荷とすることに起因して、別の新た
な問題が起こるので、それを解消する必要がある。
負荷とする型式のものが多用されてきた。然しながら、
集積度が向上してメモリ・セル数が増加すると、消費電
流が増加して様々な問題が発生するので、それを回避し
なければならないことや半導体技術の進歩もあってＴＦ
Ｔを負荷とするＳＲＡＭが実現されるようになった。と
ころが、ＴＦＴを負荷とすることに起因して、別の新た
な問題が起こるので、それを解消する必要がある。
【０００３】
【従来の技術】図３９乃至図４８は高抵抗負荷型ＳＲＡ
Ｍを製造する方法の従来例を解説する為の工程要所に於
ける要部切断側面図を、また、図４９乃至図５４は高抵
抗負荷型ＳＲＡＭを製造する方法の従来例を解説する為
の工程要所に於ける要部平面図をそれぞれ表してあり、
以下、これ等の図を参照しつつ説明する。尚、図３９乃
至図４８の要部切断側面図は要部平面図である図５４に
表されている線Ｙ−Ｙに沿う切断面を採ってある。
Ｍを製造する方法の従来例を解説する為の工程要所に於
ける要部切断側面図を、また、図４９乃至図５４は高抵
抗負荷型ＳＲＡＭを製造する方法の従来例を解説する為
の工程要所に於ける要部平面図をそれぞれ表してあり、
以下、これ等の図を参照しつつ説明する。尚、図３９乃
至図４８の要部切断側面図は要部平面図である図５４に
表されている線Ｙ−Ｙに沿う切断面を採ってある。
【０００４】図３９参照
３９−（１）
例えば二酸化シリコン（ＳｉＯ２ ）膜をパッド膜とし
、その上に積層された窒化シリコン（Ｓｉ３ Ｎ４ ）
膜を耐酸化性マスク膜とする選択的熱酸化（例えばｌｏ
ｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃ
ｏｎ：ＬＯＣＯＳ）法を適用することに依り、シリコン
半導体基板１上にＳｉＯ２ からなる厚さ例えば４００
０〔Å〕のフィールド絶縁膜２を形成する。 ３９−（２） 選択的熱酸化を行う際に用いたＳｉ３ Ｎ４ 膜やＳｉ
Ｏ２ 膜を除去してシリコン半導体基板１に於ける活性
領域を表出させる。
、その上に積層された窒化シリコン（Ｓｉ３ Ｎ４ ）
膜を耐酸化性マスク膜とする選択的熱酸化（例えばｌｏ
ｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃ
ｏｎ：ＬＯＣＯＳ）法を適用することに依り、シリコン
半導体基板１上にＳｉＯ２ からなる厚さ例えば４００
０〔Å〕のフィールド絶縁膜２を形成する。 ３９−（２） 選択的熱酸化を行う際に用いたＳｉ３ Ｎ４ 膜やＳｉ
Ｏ２ 膜を除去してシリコン半導体基板１に於ける活性
領域を表出させる。
【０００５】図４０及び図４９参照
４０−（１）
熱酸化法を適用することに依り、ＳｉＯ２ からなる厚
さ例えば１００〔Å〕のゲート絶縁膜３を形成する。 ４０−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依り、ゲート絶縁膜３の選択的エッ
チングを行ってコンタクト・ホール３Ａを形成する。
さ例えば１００〔Å〕のゲート絶縁膜３を形成する。 ４０−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依り、ゲート絶縁膜３の選択的エッ
チングを行ってコンタクト・ホール３Ａを形成する。
【０００６】図４１及び図４９参照
４１−（１）
化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄ
ｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り
、厚さ例えば１５００〔Å〕である第一の多結晶シリコ
ン膜を形成する。 ４１−（２） 気相拡散法を適用することに依り、例えば１×１０２１
〔ｃｍ−３〕の燐（Ｐ）の導入を行ってｎ＋ −不純物
領域５′を形成する。尚、図４９では、簡明にする為、
第一の多結晶シリコン膜を省略してある。
ｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り
、厚さ例えば１５００〔Å〕である第一の多結晶シリコ
ン膜を形成する。 ４１−（２） 気相拡散法を適用することに依り、例えば１×１０２１
〔ｃｍ−３〕の燐（Ｐ）の導入を行ってｎ＋ −不純物
領域５′を形成する。尚、図４９では、簡明にする為、
第一の多結晶シリコン膜を省略してある。
【０００７】図４２及び図５０参照
４２−（１）
フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とする反応
性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ
ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、
第一の多結晶シリコン膜のパターニングを行ってゲート
電極４を形成する。尚、このゲート電極４はワード線、
ドライバ・トランジスタのゲート電極である。 ４２−（２） イオン注入法を適用することに依り、ドーズ量を３×１
０１５〔ｃｍ−２〕、加速エネルギを４０〔ｋｅＶ〕と
してＡｓイオンの打ち込みを行ってソース領域５及びド
レイン領域６を形成する。
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とする反応
性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ
ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、
第一の多結晶シリコン膜のパターニングを行ってゲート
電極４を形成する。尚、このゲート電極４はワード線、
ドライバ・トランジスタのゲート電極である。 ４２−（２） イオン注入法を適用することに依り、ドーズ量を３×１
０１５〔ｃｍ−２〕、加速エネルギを４０〔ｋｅＶ〕と
してＡｓイオンの打ち込みを行ってソース領域５及びド
レイン領域６を形成する。
【０００８】図４３及び図５０参照
４３−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜７を形成する。 ４３−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩ
Ｅ法を適用することに依って接地線コンタクト・ホール
７Ａを形成する。尚、接地線コンタクト・ホール７Ａは
図４３では見えない。
Å〕のＳｉＯ２ からなる絶縁膜７を形成する。 ４３−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩ
Ｅ法を適用することに依って接地線コンタクト・ホール
７Ａを形成する。尚、接地線コンタクト・ホール７Ａは
図４３では見えない。
【０００９】図４４及び図５１参照
４４−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１５００〔
Å〕の第二の多結晶シリコン膜を形成する。 ４４−（２） 熱拡散法を適用することに依り、前記第二の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ４４−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第二の多結晶シリコン膜の
パターニングを行って接地線８を形成する。
Å〕の第二の多結晶シリコン膜を形成する。 ４４−（２） 熱拡散法を適用することに依り、前記第二の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ４４−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第二の多結晶シリコン膜の
パターニングを行って接地線８を形成する。
【００１０】図４５及び図５１参照
４５−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜９を形成する。 ４５−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜９の選択的エッチング
を行って負荷抵抗コンタクト・ホール９Ａを形成する。
Å〕のＳｉＯ２ からなる絶縁膜９を形成する。 ４５−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜９の選択的エッチング
を行って負荷抵抗コンタクト・ホール９Ａを形成する。
【００１１】図４６及び図５２参照
４６−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１５００〔
Å〕の第三の多結晶シリコン膜を形成する。 ４６−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０１５〔ｃｍ−２〕、また、加速エネルギを３０〔
ｋｅＶ〕として、正側電源電圧ＶＣＣの供給線となるべ
き部分及び高抵抗負荷がゲート電極４とコンタクトする
部分にＡｓイオンの打ち込みを行う。 ４６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第三の多結晶シリコン膜の
パターニングを行ってコンタクト部分１０、高抵抗負荷
１１、ＶＣＣ供給線１２を形成する。
Å〕の第三の多結晶シリコン膜を形成する。 ４６−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０１５〔ｃｍ−２〕、また、加速エネルギを３０〔
ｋｅＶ〕として、正側電源電圧ＶＣＣの供給線となるべ
き部分及び高抵抗負荷がゲート電極４とコンタクトする
部分にＡｓイオンの打ち込みを行う。 ４６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第三の多結晶シリコン膜の
パターニングを行ってコンタクト部分１０、高抵抗負荷
１１、ＶＣＣ供給線１２を形成する。
【００１２】図４７及び図５２参照
４７−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜及び厚さ例えば５００
０〔Å〕の燐珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ：ＰＳＧ）からなる絶縁膜を形成
する。尚、図では、前記二層の絶縁膜を一体にして表し
てあり、これを絶縁膜１３とする。 ４７−（２） 絶縁膜１３をリフローして平坦化する為の熱処理を行う
。 ４７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜１３等の選択的エッチ
ングを行ってビット線コンタクト・ホール１３Ａを形成
する。
Å〕のＳｉＯ２ からなる絶縁膜及び厚さ例えば５００
０〔Å〕の燐珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ：ＰＳＧ）からなる絶縁膜を形成
する。尚、図では、前記二層の絶縁膜を一体にして表し
てあり、これを絶縁膜１３とする。 ４７−（２） 絶縁膜１３をリフローして平坦化する為の熱処理を行う
。 ４７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜１３等の選択的エッチ
ングを行ってビット線コンタクト・ホール１３Ａを形成
する。
【００１３】図４８及び図５３参照
４８−（１）
スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線１４を形成する。尚、図３９乃至図５３に記載された
記号で説明されていないもの、例えば、ＢＬなどは後に
説明する図５５と対比すると明らかになる。
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線１４を形成する。尚、図３９乃至図５３に記載された
記号で説明されていないもの、例えば、ＢＬなどは後に
説明する図５５と対比すると明らかになる。
【００１４】図５４は前記説明した工程を経て完成され
た高抵抗負荷型ＳＲＡＭの要部平面図であり、図３９乃
至図５３に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。但し、簡明にする為
、図５４では図４８並びに図５３に見られるＡｌからな
るビット線は除去してある。
た高抵抗負荷型ＳＲＡＭの要部平面図であり、図３９乃
至図５３に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。但し、簡明にする為
、図５４では図４８並びに図５３に見られるＡｌからな
るビット線は除去してある。
【００１５】図５５は図３９乃至図５４について説明し
た高抵抗負荷型ＳＲＡＭの要部等価回路図を表している
。図に於いて、Ｑ１及びＱ２は駆動用トランジスタ、Ｑ
３及びＱ４はトランスファ・ゲート・トランジスタ、Ｒ
１及びＲ２は高抵抗負荷、ＷＬはワード線、ＢＬ及び／
ＢＬはビット線、Ｓ１及びＳ２はノード、ＶＣＣは正側
電源電圧、ＶＳＳは負側電源電圧をそれぞれ示している
。
た高抵抗負荷型ＳＲＡＭの要部等価回路図を表している
。図に於いて、Ｑ１及びＱ２は駆動用トランジスタ、Ｑ
３及びＱ４はトランスファ・ゲート・トランジスタ、Ｒ
１及びＲ２は高抵抗負荷、ＷＬはワード線、ＢＬ及び／
ＢＬはビット線、Ｓ１及びＳ２はノード、ＶＣＣは正側
電源電圧、ＶＳＳは負側電源電圧をそれぞれ示している
。
【００１６】この高抵抗負荷型ＳＲＡＭに於ける動作、
特に、記憶保持については次のようにして行われる。 今、正側電源電圧ＶＣＣ＝５〔Ｖ〕、負側電源電圧ＶＳ
Ｓ＝０〔Ｖ〕にそれぞれ設定され、ノードＳ１＝５〔Ｖ
〕、ノードＳ２＝０〔Ｖ〕であるとすると、トランジス
タＱ２がオン状態、トランジスタＱ１がオフ状態になっ
ている。ノードＳ１に於いては、トランジスタＱ１がオ
フ状態で、且つ、その場合の抵抗値が高抵抗負荷Ｒ１に
比較して充分に高ければ、電位は５〔Ｖ〕に維持される
。ノードＳ２に於いては、トランジスタＱ２がオン状態
で、且つ、その場合の抵抗値が高抵抗負荷Ｒ２に比較し
て充分に低ければ、電位は０〔Ｖ〕に維持される。
特に、記憶保持については次のようにして行われる。 今、正側電源電圧ＶＣＣ＝５〔Ｖ〕、負側電源電圧ＶＳ
Ｓ＝０〔Ｖ〕にそれぞれ設定され、ノードＳ１＝５〔Ｖ
〕、ノードＳ２＝０〔Ｖ〕であるとすると、トランジス
タＱ２がオン状態、トランジスタＱ１がオフ状態になっ
ている。ノードＳ１に於いては、トランジスタＱ１がオ
フ状態で、且つ、その場合の抵抗値が高抵抗負荷Ｒ１に
比較して充分に高ければ、電位は５〔Ｖ〕に維持される
。ノードＳ２に於いては、トランジスタＱ２がオン状態
で、且つ、その場合の抵抗値が高抵抗負荷Ｒ２に比較し
て充分に低ければ、電位は０〔Ｖ〕に維持される。
【００１７】ところが、前記条件下では、正側電源電圧
ＶＣＣ供給線側からノードＳ２を介して負側電源電圧Ｖ
ＳＳ供給線側に直流電流が流れ、その値は高抵抗負荷Ｒ
２の値に反比例する。
ＶＣＣ供給線側からノードＳ２を介して負側電源電圧Ｖ
ＳＳ供給線側に直流電流が流れ、その値は高抵抗負荷Ｒ
２の値に反比例する。
【００１８】このような高抵抗負荷型ＳＲＡＭの集積度
が高くなると、一チップ当たりのメモリ・セル数は増加
するから、メモリ・セル当たりの消費電流を低減させな
いとチップ全体の消費電流は大きくなってしまう。そこ
で、前記の直流電流を小さくしなければならないのであ
るが、それには、高抵抗負荷Ｒ２及びＲ１の値を大きく
することが必要となる。然しながら、この抵抗値を大き
くした場合には、駆動用トランジスタがオフになってい
る側のノード、前記の例では、ノードＳ１に於ける電位
を安定に維持することが難しくなる。
が高くなると、一チップ当たりのメモリ・セル数は増加
するから、メモリ・セル当たりの消費電流を低減させな
いとチップ全体の消費電流は大きくなってしまう。そこ
で、前記の直流電流を小さくしなければならないのであ
るが、それには、高抵抗負荷Ｒ２及びＲ１の値を大きく
することが必要となる。然しながら、この抵抗値を大き
くした場合には、駆動用トランジスタがオフになってい
る側のノード、前記の例では、ノードＳ１に於ける電位
を安定に維持することが難しくなる。
【００１９】前記説明したような背景があって、高抵抗
の代わりにＴＦＴを負荷とするＴＦＴ負荷型ＳＲＡＭが
登場したのである。
の代わりにＴＦＴを負荷とするＴＦＴ負荷型ＳＲＡＭが
登場したのである。
【００２０】ここでＴＦＴ負荷型ＳＲＡＭについて説明
するが、前記高抵抗負荷型ＳＲＡＭの説明と同様、先ず
、ＴＦＴ負荷型ＳＲＡＭを製造する場合から説明しよう
。
するが、前記高抵抗負荷型ＳＲＡＭの説明と同様、先ず
、ＴＦＴ負荷型ＳＲＡＭを製造する場合から説明しよう
。
【００２１】図５６乃至図５９はＴＦＴ負荷型ＳＲＡＭ
を製造する方法の従来例を解説する為の工程要所に於け
る要部切断側面図を、また、図６０乃至図６３はＴＦＴ
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部平面図をそれぞれ表してあり、以
下、これ等の図を参照しつつ説明する。尚、図５６乃至
図５９の要部切断側面図は要部平面図である図６３に表
されている線Ｙ−Ｙに沿う切断面を採ってある。尚、前
記説明した高抵抗負荷型ＳＲＡＭを製造する場合の工程
である３９−（１）から４５−（２）まで、即ち、負荷
抵抗コンタクト・ホール９Ａを形成するまでの工程は、
このＴＦＴ負荷型ＳＲＡＭを製造する工程でも殆ど同じ
であり、唯、第二の多結晶シリコン膜で構成されている
接地線８に対し、第三の多結晶シリコン膜で構成される
ＴＦＴに於けるゲート電極が活性領域や第一の多結晶シ
リコン膜で構成されているゲート電極４とコンタクトさ
せるために必要なコンタクト・ホール８Ａ（図６０を参
照）を形成してある点が相違するのみであるため、その
後の段階から説明するものとする。勿論、図３９乃至図
５５に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。
を製造する方法の従来例を解説する為の工程要所に於け
る要部切断側面図を、また、図６０乃至図６３はＴＦＴ
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部平面図をそれぞれ表してあり、以
下、これ等の図を参照しつつ説明する。尚、図５６乃至
図５９の要部切断側面図は要部平面図である図６３に表
されている線Ｙ−Ｙに沿う切断面を採ってある。尚、前
記説明した高抵抗負荷型ＳＲＡＭを製造する場合の工程
である３９−（１）から４５−（２）まで、即ち、負荷
抵抗コンタクト・ホール９Ａを形成するまでの工程は、
このＴＦＴ負荷型ＳＲＡＭを製造する工程でも殆ど同じ
であり、唯、第二の多結晶シリコン膜で構成されている
接地線８に対し、第三の多結晶シリコン膜で構成される
ＴＦＴに於けるゲート電極が活性領域や第一の多結晶シ
リコン膜で構成されているゲート電極４とコンタクトさ
せるために必要なコンタクト・ホール８Ａ（図６０を参
照）を形成してある点が相違するのみであるため、その
後の段階から説明するものとする。勿論、図３９乃至図
５５に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。
【００２２】図５６及び図６０参照
５６−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１５００〔
Å〕の第三の多結晶シリコン膜を形成する。 ５６−（２） イオン注入法を適用することに依り、ドーズ量を１×１
０１５〔ｃｍ−２〕、そして、加速エネルギを２０〔ｋ
ｅＶ〕とし、Ｐイオンの打ち込みを行う。 ５６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第三の多結晶シリコン膜の
パターニングを行ってＴＦＴのゲート電極１５を形成す
る。
Å〕の第三の多結晶シリコン膜を形成する。 ５６−（２） イオン注入法を適用することに依り、ドーズ量を１×１
０１５〔ｃｍ−２〕、そして、加速エネルギを２０〔ｋ
ｅＶ〕とし、Ｐイオンの打ち込みを行う。 ５６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第三の多結晶シリコン膜の
パターニングを行ってＴＦＴのゲート電極１５を形成す
る。
【００２３】図５７参照
５７−（１）
ＣＶＤ法を適用することに依り、ＳｉＯ２ からなる厚
さ例えば３００〔Å〕であるＴＦＴのゲート絶縁膜１６
を形成する。 ５７−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依って、ゲート絶縁膜１６の選択的
エッチングを行ってドレイン・コンタクト・ホール１６
Ａを形成する。
さ例えば３００〔Å〕であるＴＦＴのゲート絶縁膜１６
を形成する。 ５７−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依って、ゲート絶縁膜１６の選択的
エッチングを行ってドレイン・コンタクト・ホール１６
Ａを形成する。
【００２４】図５８及び図６１参照
５８−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第四の多結晶シリコン膜を形成する。 ５８−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０１４〔ｃｍ−２〕、また、加速エネルギを５〔ｋ
ｅＶ〕として、ＴＦＴのソース領域及びドレイン領域と
なるべき部分、Ｖｃｃ供給線となるべき部分にＢイオン
の打ち込みを行う。 ５８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第四の多結晶シリコン膜の
パターニングを行ってＴＦＴのソース領域１７、ドレイ
ン領域１８、チャネル領域１９、ＶＣＣ電源レベル供給
線２０を形成する。
〕の第四の多結晶シリコン膜を形成する。 ５８−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０１４〔ｃｍ−２〕、また、加速エネルギを５〔ｋ
ｅＶ〕として、ＴＦＴのソース領域及びドレイン領域と
なるべき部分、Ｖｃｃ供給線となるべき部分にＢイオン
の打ち込みを行う。 ５８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第四の多結晶シリコン膜の
パターニングを行ってＴＦＴのソース領域１７、ドレイ
ン領域１８、チャネル領域１９、ＶＣＣ電源レベル供給
線２０を形成する。
【００２５】図５９及び図６２参照
５９−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図４７及び図４８と同様、二層の絶縁
膜を一体にして表してあり、これを絶縁膜２１とする。 ５９−（２） 絶縁膜２１をリフローして平坦化する為の熱処理を行う
。 ５９−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜２１等の選択的エッチ
ングを行ってビット線コンタクト・ホールを形成する。 ５９−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２２を形成する。尚、図５６乃至図６２に記載された
記号で説明されていないもの、例えば、ＢＬなどは後に
説明する図６４と対比すると明らかになる。
Å〕のＳｉＯ２ からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図４７及び図４８と同様、二層の絶縁
膜を一体にして表してあり、これを絶縁膜２１とする。 ５９−（２） 絶縁膜２１をリフローして平坦化する為の熱処理を行う
。 ５９−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜２１等の選択的エッチ
ングを行ってビット線コンタクト・ホールを形成する。 ５９−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２２を形成する。尚、図５６乃至図６２に記載された
記号で説明されていないもの、例えば、ＢＬなどは後に
説明する図６４と対比すると明らかになる。
【００２６】図６３は前記説明した工程を経て完成され
たＴＦＴ負荷型ＳＲＡＭの要部平面図であり、図３９乃
至図６２に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。但し、簡明にするた
め、図６３では図５９並びに図６２に見られるＡｌから
なるビット線は除去してある。
たＴＦＴ負荷型ＳＲＡＭの要部平面図であり、図３９乃
至図６２に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。但し、簡明にするた
め、図６３では図５９並びに図６２に見られるＡｌから
なるビット線は除去してある。
【００２７】図６４は図５６乃至図６３について説明し
たＴＦＴ負荷型ＳＲＡＭの要部等価回路図を表している
。尚、図５６乃至図６３と図５５に於いて用いた記号と
同記号は同部分を表すか或いは同じ意味を持つものとす
る。図に於いて、Ｑ５及びＱ６は負荷用ＴＦＴであるト
ランジスタをそれぞれ示している。
たＴＦＴ負荷型ＳＲＡＭの要部等価回路図を表している
。尚、図５６乃至図６３と図５５に於いて用いた記号と
同記号は同部分を表すか或いは同じ意味を持つものとす
る。図に於いて、Ｑ５及びＱ６は負荷用ＴＦＴであるト
ランジスタをそれぞれ示している。
【００２８】このＴＦＴ負荷型ＳＲＡＭに於ける動作、
特に、記憶保持については次のようにして行われる。
特に、記憶保持については次のようにして行われる。
【００２９】今、正側電源電圧ＶＣＣ＝５〔Ｖ〕、負側
電源電圧ＶＳＳ＝０〔Ｖ〕にそれぞれ設定され、ノード
Ｓ１＝５〔Ｖ〕、ノードＳ２＝０〔Ｖ〕であるとすると
、トランジスタＱ２がオン状態で且つトランジスタＱ６
がオフ状態、そして、トランジスタＱ１がオフ状態で且
つトランジスタＱ５がオン状態になっている。ノードＳ
１に於いては、トランジスタＱ１がオフ状態であって、
且つ、その場合の抵抗値がトランジスタＱ５のオン状態
に比較して充分に高ければ、電位は５〔Ｖ〕に維持され
る。ノードＳ２に於いては、トランジスタＱ２がオン状
態であって、且つ、その場合の抵抗値がトランジスタＱ
６のオフ状態に比較して充分に低ければ、電位は０〔Ｖ
〕に維持される。
電源電圧ＶＳＳ＝０〔Ｖ〕にそれぞれ設定され、ノード
Ｓ１＝５〔Ｖ〕、ノードＳ２＝０〔Ｖ〕であるとすると
、トランジスタＱ２がオン状態で且つトランジスタＱ６
がオフ状態、そして、トランジスタＱ１がオフ状態で且
つトランジスタＱ５がオン状態になっている。ノードＳ
１に於いては、トランジスタＱ１がオフ状態であって、
且つ、その場合の抵抗値がトランジスタＱ５のオン状態
に比較して充分に高ければ、電位は５〔Ｖ〕に維持され
る。ノードＳ２に於いては、トランジスタＱ２がオン状
態であって、且つ、その場合の抵抗値がトランジスタＱ
６のオフ状態に比較して充分に低ければ、電位は０〔Ｖ
〕に維持される。
【００３０】このように、前記条件下では、負荷である
トランジスタＱ５或いはトランジスタＱ６の抵抗値が記
憶情報に応じて変化するので、前記高抵抗負荷型ＳＲＡ
Ｍに於ける問題は解消され、安定な情報記憶を行うこと
ができる。尚、ここで用いたトランジスタＱ５及びＱ６
のチャネル、即ち、負荷用ＴＦＴに於けるチャネルは多
結晶シリコンで構成され、結晶状態が単結晶に比較して
遙に悪いものであるから、オフ状態にある場合に於いて
も電流がリークし易く、そのリーク電流は、そのままチ
ップの消費電流となってしまうので、成るべく小型に作
成することが望ましい。
トランジスタＱ５或いはトランジスタＱ６の抵抗値が記
憶情報に応じて変化するので、前記高抵抗負荷型ＳＲＡ
Ｍに於ける問題は解消され、安定な情報記憶を行うこと
ができる。尚、ここで用いたトランジスタＱ５及びＱ６
のチャネル、即ち、負荷用ＴＦＴに於けるチャネルは多
結晶シリコンで構成され、結晶状態が単結晶に比較して
遙に悪いものであるから、オフ状態にある場合に於いて
も電流がリークし易く、そのリーク電流は、そのままチ
ップの消費電流となってしまうので、成るべく小型に作
成することが望ましい。
【００３１】ところで、図５９を見れば明らかであるが
、このＴＦＴ負荷型ＳＲＡＭに於いては、最上層にＡｌ
膜からなるビット線２２が設けてあり、ＰＳＧなどから
なる絶縁膜２１を介し、ビット線２２の直下に負荷用Ｔ
ＦＴのチャネルが存在している。
、このＴＦＴ負荷型ＳＲＡＭに於いては、最上層にＡｌ
膜からなるビット線２２が設けてあり、ＰＳＧなどから
なる絶縁膜２１を介し、ビット線２２の直下に負荷用Ｔ
ＦＴのチャネルが存在している。
【００３２】このような構成は、Ａｌ膜からなるビット
線２２をゲート電極、また、その下の絶縁膜２１をゲー
ト絶縁膜とするトランジスタと見做すことができ、そし
て、ゲート電極であるビット線２２の電位は０〔Ｖ〕（
ＶＳＳ）〜５〔Ｖ〕（ＶＣＣ）の間を変化し、その為、
オフ状態にあるべきＴＦＴ、即ち、トランジスタＱ６が
オン状態に近くなり、リーク電流が増加し、寄生効果が
顕著になってしまう。そこで、このような問題を解消し
ようとして、ＴＦＴ負荷型ＳＲＡＭの改良型である二重
ゲート構造ＴＦＴ負荷型ＳＲＡＭが開発された。
線２２をゲート電極、また、その下の絶縁膜２１をゲー
ト絶縁膜とするトランジスタと見做すことができ、そし
て、ゲート電極であるビット線２２の電位は０〔Ｖ〕（
ＶＳＳ）〜５〔Ｖ〕（ＶＣＣ）の間を変化し、その為、
オフ状態にあるべきＴＦＴ、即ち、トランジスタＱ６が
オン状態に近くなり、リーク電流が増加し、寄生効果が
顕著になってしまう。そこで、このような問題を解消し
ようとして、ＴＦＴ負荷型ＳＲＡＭの改良型である二重
ゲート構造ＴＦＴ負荷型ＳＲＡＭが開発された。
【００３３】この二重ゲート構造ＴＦＴ負荷型ＳＲＡＭ
では、図５６乃至図６４について説明したＴＦＴ負荷型
ＳＲＡＭに於ける第三の多結晶シリコン膜、具体的には
、ＴＦＴのゲート電極１５と全く同じパターンをもつ第
二ゲート電極を構成する第五の多結晶シリコン膜をソー
ス領域１７、ドレイン領域１８、チャネル領域１９、Ｖ
ＣＣ供給線２０などを構成している第四の多結晶シリコ
ン膜とＡｌからなるビット線２２との間に介在させるこ
とで前記問題を解消している。
では、図５６乃至図６４について説明したＴＦＴ負荷型
ＳＲＡＭに於ける第三の多結晶シリコン膜、具体的には
、ＴＦＴのゲート電極１５と全く同じパターンをもつ第
二ゲート電極を構成する第五の多結晶シリコン膜をソー
ス領域１７、ドレイン領域１８、チャネル領域１９、Ｖ
ＣＣ供給線２０などを構成している第四の多結晶シリコ
ン膜とＡｌからなるビット線２２との間に介在させるこ
とで前記問題を解消している。
【００３４】図６５乃至図６７は二重ゲート構造ＴＦＴ
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部切断側面図をそれぞれ表してあり
、以下、これ等の図を参照しつつ説明する。尚、前記説
明したＴＦＴ負荷型ＳＲＡＭを製造する場合の工程であ
る５６−（１）から５８−（３）まで、即ち、ＴＦＴの
ソース領域１７、ドレイン領域１８、チャネル領域１９
、ＶＣＣ供給線２０を形成するまでの工程は、この二重
ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造する工程でも殆
ど同じである為、その後の段階から説明するものとする
。勿論、図３９乃至図６４に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部切断側面図をそれぞれ表してあり
、以下、これ等の図を参照しつつ説明する。尚、前記説
明したＴＦＴ負荷型ＳＲＡＭを製造する場合の工程であ
る５６−（１）から５８−（３）まで、即ち、ＴＦＴの
ソース領域１７、ドレイン領域１８、チャネル領域１９
、ＶＣＣ供給線２０を形成するまでの工程は、この二重
ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造する工程でも殆
ど同じである為、その後の段階から説明するものとする
。勿論、図３９乃至図６４に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
【００３５】図６５参照
６５−（１）
ＣＶＤ法を適用することに依り、ＳｉＯ２ からなる厚
さ例えば５００〔Å〕である絶縁膜２３を形成する。 ６５−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ＋ＨｅとするＲＩＥ
法を適用することに依って、絶縁膜２３の選択的エッチ
ングを行って第四の多結晶シリコン膜に対するコンタク
ト・ホール２３Ａを形成する。
さ例えば５００〔Å〕である絶縁膜２３を形成する。 ６５−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ＋ＨｅとするＲＩＥ
法を適用することに依って、絶縁膜２３の選択的エッチ
ングを行って第四の多結晶シリコン膜に対するコンタク
ト・ホール２３Ａを形成する。
【００３６】図６６参照
６６−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕の第五の多結晶シリコン膜を形成する。 ６６−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ６６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第五の多結晶シリコン膜の
パターニングを行ってＴＦＴの第二ゲート電極２４を形
成する。
Å〕の第五の多結晶シリコン膜を形成する。 ６６−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ６６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第五の多結晶シリコン膜の
パターニングを行ってＴＦＴの第二ゲート電極２４を形
成する。
【００３７】図６７参照
６７−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図５９と同様、二層の絶縁膜を一体に
して表してあり、これを絶縁膜２５とする。 ６７−（２） 絶縁膜２５をリフローして平坦化する為の熱処理を行う
。 ６７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜２５等の選択的エッチ
ングを行ってビット線コンタクト・ホールを形成する。 ６７−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２６を形成する。
Å〕のＳｉＯ２ からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図５９と同様、二層の絶縁膜を一体に
して表してあり、これを絶縁膜２５とする。 ６７−（２） 絶縁膜２５をリフローして平坦化する為の熱処理を行う
。 ６７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜２５等の選択的エッチ
ングを行ってビット線コンタクト・ホールを形成する。 ６７−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２６を形成する。
【００３８】
【発明が解決しようとする課題】前記説明したように、
ＳＲＡＭは、高抵抗負荷型から始まり、ＴＦＴ負荷型、
二重ゲート構造ＴＦＴ負荷型へと進展してきた。然しな
がら、先ず、図３９乃至図４８（特に図４８）と図６５
乃至６７（特に図６７）と比較すると明らかになる筈で
あるが、高抵抗負荷型ＳＲＡＭから二重ゲート構造ＴＦ
Ｔ負荷型ＳＲＡＭに移行するに際しては、多結晶シリコ
ン膜が二層も増加し、そして、マスク工程は実に四回も
増加している。
ＳＲＡＭは、高抵抗負荷型から始まり、ＴＦＴ負荷型、
二重ゲート構造ＴＦＴ負荷型へと進展してきた。然しな
がら、先ず、図３９乃至図４８（特に図４８）と図６５
乃至６７（特に図６７）と比較すると明らかになる筈で
あるが、高抵抗負荷型ＳＲＡＭから二重ゲート構造ＴＦ
Ｔ負荷型ＳＲＡＭに移行するに際しては、多結晶シリコ
ン膜が二層も増加し、そして、マスク工程は実に四回も
増加している。
【００３９】ところで、前記したようなＳＲＡＭに限ら
ず、半導体記憶装置に於いて、「微細化」、は至上の命
題であって、近年のＳＲＡＭも著しく小型化されつつあ
り、この傾向は新たな問題を生起させている。
ず、半導体記憶装置に於いて、「微細化」、は至上の命
題であって、近年のＳＲＡＭも著しく小型化されつつあ
り、この傾向は新たな問題を生起させている。
【００４０】一般に、ＳＲＡＭといえどもメモリ・キャ
パシタが必要であることは良く知られているところであ
り、通常、そのメモリ・キャパシタとしては、ドライバ
・トランジスタと負荷との接続点、即ち、ノード及びそ
の近傍に在る寄生容量を利用している。従って、メモリ
・キャパシタの容量は、高抵抗負荷型ＳＲＡＭが最も小
さく、ＴＦＴ負荷型ＳＲＡＭでは少し増加し、二重ゲー
ト構造ＴＦＴ負荷型ＳＲＡＭが最も大きい。
パシタが必要であることは良く知られているところであ
り、通常、そのメモリ・キャパシタとしては、ドライバ
・トランジスタと負荷との接続点、即ち、ノード及びそ
の近傍に在る寄生容量を利用している。従って、メモリ
・キャパシタの容量は、高抵抗負荷型ＳＲＡＭが最も小
さく、ＴＦＴ負荷型ＳＲＡＭでは少し増加し、二重ゲー
ト構造ＴＦＴ負荷型ＳＲＡＭが最も大きい。
【００４１】然しながら、その二重ゲート構造ＴＦＴ負
荷型ＳＲＡＭであっても、前記したように微細化が進捗
してくると、メモリ・キャパシタの容量は不足してくる
。そこで、前記したような寄生容量に頼るのではなく、
意図的にメモリ・キャパシタを別設することが必要とな
るのであるが、前記したように、ただでさえマスク工程
が増加しているのであるから、メモリ・キャパシタを作
り込むに際して工程が増加することは極力抑える必要が
ある。
荷型ＳＲＡＭであっても、前記したように微細化が進捗
してくると、メモリ・キャパシタの容量は不足してくる
。そこで、前記したような寄生容量に頼るのではなく、
意図的にメモリ・キャパシタを別設することが必要とな
るのであるが、前記したように、ただでさえマスク工程
が増加しているのであるから、メモリ・キャパシタを作
り込むに際して工程が増加することは極力抑える必要が
ある。
【００４２】本発明は、二重ゲート構造ＴＦＴ負荷及び
ドライバ・トランジスタの相互接続を同一のコンタクト
・ホールで行い得る構成にすると共に二重ゲート構造Ｔ
ＦＴ負荷の上側ゲート電極を利用してメモリ・キャパシ
タを作り込むようにし、寄生容量のみでなく別設された
メモリ・キャパシタをもつ二重ゲート構造ＴＦＴ負荷型
ＳＲＡＭに於ける製造工程数の増加を抑えようとする。
ドライバ・トランジスタの相互接続を同一のコンタクト
・ホールで行い得る構成にすると共に二重ゲート構造Ｔ
ＦＴ負荷の上側ゲート電極を利用してメモリ・キャパシ
タを作り込むようにし、寄生容量のみでなく別設された
メモリ・キャパシタをもつ二重ゲート構造ＴＦＴ負荷型
ＳＲＡＭに於ける製造工程数の増加を抑えようとする。
【００４３】
【課題を解決するための手段】本発明に依る半導体記憶
装置に於いては、 （１）一対の転送トランジスタ及び一対のドライバ・ト
ランジスタ及び一対の二重ゲート構造ＴＦＴ負荷を含ん
で構成され、且つ、二重ゲート構造ＴＦＴ負荷の上側ゲ
ート電極を兼ねたメモリ・キャパシタの蓄積電極（例え
ば蓄積電極２４）及びドレイン（例えばドレイン領域１
８）及び下側ゲート電極（例えば下側ゲート電極１５）
とドライバ・トランジスタのゲート電極（例えばゲート
電極４）或いはドレイン（例えばｎ＋ −ドレイン領域
６）とが相互に接続される接続領域をもつと共に二重ゲ
ート構造ＴＦＴ負荷の上側ゲート電極を兼ねたメモリ・
キャパシタの蓄積電極を覆うメモリ・キャパシタ用誘電
体膜（メモリ・キャパシタ用誘電体膜２７）を介して積
層された対向電極（例えば対向電極２８）をもつメモリ
・セルを備えてなるか、或いは、
装置に於いては、 （１）一対の転送トランジスタ及び一対のドライバ・ト
ランジスタ及び一対の二重ゲート構造ＴＦＴ負荷を含ん
で構成され、且つ、二重ゲート構造ＴＦＴ負荷の上側ゲ
ート電極を兼ねたメモリ・キャパシタの蓄積電極（例え
ば蓄積電極２４）及びドレイン（例えばドレイン領域１
８）及び下側ゲート電極（例えば下側ゲート電極１５）
とドライバ・トランジスタのゲート電極（例えばゲート
電極４）或いはドレイン（例えばｎ＋ −ドレイン領域
６）とが相互に接続される接続領域をもつと共に二重ゲ
ート構造ＴＦＴ負荷の上側ゲート電極を兼ねたメモリ・
キャパシタの蓄積電極を覆うメモリ・キャパシタ用誘電
体膜（メモリ・キャパシタ用誘電体膜２７）を介して積
層された対向電極（例えば対向電極２８）をもつメモリ
・セルを備えてなるか、或いは、
【００４４】（２）前記（１）に於いて、接続領域では
、ドライバ・トランジスタのゲート電極或いはドレイン
の上方に少なくとも二重ゲート構造ＴＦＴ負荷の下側ゲ
ート電極及びドレイン及び上側ゲート電極を兼ねたメモ
リ・キャパシタの蓄積電極がそれぞれ絶縁膜（例えば絶
縁膜７，９，１６など）を介して積層され、且つ、上層
にあるメモリ・キャパシタの蓄積電極は中間に在る電極
とその側面で接続される共に最下層とその表面で接続さ
れてなることを特徴とするか、或いは、
、ドライバ・トランジスタのゲート電極或いはドレイン
の上方に少なくとも二重ゲート構造ＴＦＴ負荷の下側ゲ
ート電極及びドレイン及び上側ゲート電極を兼ねたメモ
リ・キャパシタの蓄積電極がそれぞれ絶縁膜（例えば絶
縁膜７，９，１６など）を介して積層され、且つ、上層
にあるメモリ・キャパシタの蓄積電極は中間に在る電極
とその側面で接続される共に最下層とその表面で接続さ
れてなることを特徴とするか、或いは、
【００４５】（
３）前記（１）に於いて、メモリ・キャパシタの蓄積電
極が少なくとも一枚のフィン（例えばフィン３０）を備
え且つ最下層のフィンが二重ゲート構造ＴＦＴ負荷の上
側ゲート電極を兼ねていることを特徴とするか、或いは
、 （４）前記（１）に於いて、メモリ・セルの記憶状態に
対応する二つの電圧値の略中間の電位が印加される対向
電極を備えてなることを特徴とするか、或いは、（５）
前記（３）に於いて、メモリ・キャパシタの蓄積電極及
び二重ゲート構造ＴＦＴ負荷の上側ゲート電極を兼ねた
フィンの平面で見たパターンが略同一であることを特徴
とするか、或いは、 （６）前記（３）或いは（５）に於いて、二重ゲート構
造ＴＦＴ負荷の上側ゲート電極を兼ねたフィンとメモリ
・キャパシタの蓄積電極との間にはそれ等電極のパター
ンの外方にまで延在し且つ平面で見たパターンが対向電
極と略同一である絶縁膜（例えばエッチング・ストッパ
として作用する絶縁膜７９：図３７参照）が介在してな
ることを特徴とするか、或いは、
３）前記（１）に於いて、メモリ・キャパシタの蓄積電
極が少なくとも一枚のフィン（例えばフィン３０）を備
え且つ最下層のフィンが二重ゲート構造ＴＦＴ負荷の上
側ゲート電極を兼ねていることを特徴とするか、或いは
、 （４）前記（１）に於いて、メモリ・セルの記憶状態に
対応する二つの電圧値の略中間の電位が印加される対向
電極を備えてなることを特徴とするか、或いは、（５）
前記（３）に於いて、メモリ・キャパシタの蓄積電極及
び二重ゲート構造ＴＦＴ負荷の上側ゲート電極を兼ねた
フィンの平面で見たパターンが略同一であることを特徴
とするか、或いは、 （６）前記（３）或いは（５）に於いて、二重ゲート構
造ＴＦＴ負荷の上側ゲート電極を兼ねたフィンとメモリ
・キャパシタの蓄積電極との間にはそれ等電極のパター
ンの外方にまで延在し且つ平面で見たパターンが対向電
極と略同一である絶縁膜（例えばエッチング・ストッパ
として作用する絶縁膜７９：図３７参照）が介在してな
ることを特徴とするか、或いは、
【００４６】（７）半導体基板（例えばシリコン半導体
基板１）の表面にフィールド絶縁膜（例えばフィールド
絶縁膜２）を形成してからゲート絶縁膜（例えばゲート
絶縁膜３）を形成する工程と、次いで、第一の導電膜（
例えば第一の多結晶シリコン膜）を成長させてからパタ
ーニングを行ってドライバ・トランジスタのゲート電極
（例えばゲート電極４）を形成する工程と、次いで、フ
ィールド絶縁膜並びに第一の導電膜であるドライバ・ト
ランジスタのゲート電極をマスクとして不純物の導入を
行い不純物領域（例えばｎ＋ −ソース領域５及びｎ＋
−ドレイン領域６など）を形成してから第一の絶縁膜
（例えば絶縁膜７）を形成する工程と、次いで、第二の
導電膜（例えば第三の多結晶シリコン膜）を成長させパ
ターニングを行って二重ゲート構造ＴＦＴ負荷の下側ゲ
ート電極（例えば下側ゲート電極１５）を形成してから
第二の絶縁膜である下側ゲート絶縁膜（例えば下側ゲー
ト絶縁膜６）を形成する工程と、次いで、第三の導電膜
（例えば第四の多結晶シリコン膜）を成長させ選択的な
不純物導入とパターニングを行って二重ゲート構造ＴＦ
Ｔ負荷のソース領域（例えばソース領域１７）及びドレ
イン領域（例えばドレイン領域１８）及びチャネル領域
（例えばチャネル領域１９）を形成してから第三の絶縁
膜である上側ゲート絶縁膜（例えば絶縁膜２３）を形成
する工程と、次いで、第三の絶縁膜である上側ゲート絶
縁膜及び第三の導電膜からなるドレイン領域及び第二の
絶縁膜である下側ゲート絶縁膜及び第二の導電膜からな
る下側ゲート電極及び第一の絶縁膜を選択的に除去して
第三の導電膜からなるドレイン領域の側面と第二の導電
膜からなる下側ゲート電極の側面と第一の導電膜からな
るドライバ・トランジスタのゲート電極の表面を露出さ
せる相互接続コンタクト・ホール（例えば相互接続コン
タクト・ホール２３Ａ）を形成する工程と、次いで、第
三の導電膜からなるドレイン領域の側面と第二の導電膜
からなる下側ゲート電極の側面と該第一の導電膜からな
るドライバ・トランジスタのゲート電極の表面にコンタ
クトする第四の導電膜（例えば第五の多結晶シリコン膜
）を形成してからパターニングしメモリ・キャパシタの
蓄積電極（例えば蓄積電極２４）とする工程と、次いで
、メモリ・キャパシタの蓄積電極を覆うメモリ・キャパ
シタ用誘電体膜（例えはメモリ・キャパシタ用誘電体膜
２７）並びに第五の導電膜（例えば第六の多結晶シリコ
ン膜）からなるメモリ・キャパシタの対向電極（例えば
対向電極２８）を順に形成する工程とが含まれてなるか
、或いは、
基板１）の表面にフィールド絶縁膜（例えばフィールド
絶縁膜２）を形成してからゲート絶縁膜（例えばゲート
絶縁膜３）を形成する工程と、次いで、第一の導電膜（
例えば第一の多結晶シリコン膜）を成長させてからパタ
ーニングを行ってドライバ・トランジスタのゲート電極
（例えばゲート電極４）を形成する工程と、次いで、フ
ィールド絶縁膜並びに第一の導電膜であるドライバ・ト
ランジスタのゲート電極をマスクとして不純物の導入を
行い不純物領域（例えばｎ＋ −ソース領域５及びｎ＋
−ドレイン領域６など）を形成してから第一の絶縁膜
（例えば絶縁膜７）を形成する工程と、次いで、第二の
導電膜（例えば第三の多結晶シリコン膜）を成長させパ
ターニングを行って二重ゲート構造ＴＦＴ負荷の下側ゲ
ート電極（例えば下側ゲート電極１５）を形成してから
第二の絶縁膜である下側ゲート絶縁膜（例えば下側ゲー
ト絶縁膜６）を形成する工程と、次いで、第三の導電膜
（例えば第四の多結晶シリコン膜）を成長させ選択的な
不純物導入とパターニングを行って二重ゲート構造ＴＦ
Ｔ負荷のソース領域（例えばソース領域１７）及びドレ
イン領域（例えばドレイン領域１８）及びチャネル領域
（例えばチャネル領域１９）を形成してから第三の絶縁
膜である上側ゲート絶縁膜（例えば絶縁膜２３）を形成
する工程と、次いで、第三の絶縁膜である上側ゲート絶
縁膜及び第三の導電膜からなるドレイン領域及び第二の
絶縁膜である下側ゲート絶縁膜及び第二の導電膜からな
る下側ゲート電極及び第一の絶縁膜を選択的に除去して
第三の導電膜からなるドレイン領域の側面と第二の導電
膜からなる下側ゲート電極の側面と第一の導電膜からな
るドライバ・トランジスタのゲート電極の表面を露出さ
せる相互接続コンタクト・ホール（例えば相互接続コン
タクト・ホール２３Ａ）を形成する工程と、次いで、第
三の導電膜からなるドレイン領域の側面と第二の導電膜
からなる下側ゲート電極の側面と該第一の導電膜からな
るドライバ・トランジスタのゲート電極の表面にコンタ
クトする第四の導電膜（例えば第五の多結晶シリコン膜
）を形成してからパターニングしメモリ・キャパシタの
蓄積電極（例えば蓄積電極２４）とする工程と、次いで
、メモリ・キャパシタの蓄積電極を覆うメモリ・キャパ
シタ用誘電体膜（例えはメモリ・キャパシタ用誘電体膜
２７）並びに第五の導電膜（例えば第六の多結晶シリコ
ン膜）からなるメモリ・キャパシタの対向電極（例えば
対向電極２８）を順に形成する工程とが含まれてなるか
、或いは、
【００４７】（８）前記（７）に於いて、第三の絶縁膜
である上側ゲート絶縁膜に代替してエッチング・ストッ
パとして作用する絶縁膜（例えばＳｉ３ Ｎ４ からな
る絶縁膜２９：図７参照）を形成してから二重ゲート構
造ＴＦＴ負荷の上側ゲート電極兼メモリ・キャパシタの
蓄積電極に於けるフィン（例えばフィン３０）となる導
電膜並びにスペーサとして作用する絶縁膜（例えばＳｉ
Ｏ２ からなるスペーサとして作用する絶縁膜３１：図
７参照）を順に形成した後に相互接続コンタクト・ホー
ル（例えば相互接続コンタクト・ホール３１：図７参照
）を形成する工程と、次いで、フィンとなる導電膜の側
面と第三の導電膜（例えば第四の多結晶シリコン膜）か
らなるドレイン領域（例えばドレイン領域１８）の側面
と第二の導電膜（例えば第三の多結晶シリコン膜）から
なる下側ゲート電極（例えば下側ゲート電極１５）の側
面と第一の導電膜（例えば第一の多結晶シリコン膜）か
らなるドライバ・トランジスタのゲート電極（例えばゲ
ート電極４）の表面にコンタクトする第四の導電膜（例
えば第六の多結晶シリコン膜：図８参照）を形成する工
程と、次いで、第四の導電膜をパターニングしメモリ・
キャパシタの蓄積電極とすると共にスペーサとして作用
する絶縁膜及びフィンとなる導電膜のパターニングを行
う工程と、次いで、スペーサとして作用する絶縁膜をエ
ッチング・ストッパとして作用する絶縁膜をストッパに
して等方的に除去してからメモリ・キャパシタの蓄積電
極及びフィンとなる導電膜の表面を覆うメモリ・キャパ
シタ用誘電体膜（例えばメモリ・キャパシタ用誘電体膜
２７）を形成する工程と、次いで、メモリ・キャパシタ
の蓄積電極とメモリ・キャパシタ用誘電体膜を介して対
向するメモリ・キャパシタの対向電極（例えば対向電極
２８）を形成する工程とが含まれてなることを特徴とす
るか、或いは、
である上側ゲート絶縁膜に代替してエッチング・ストッ
パとして作用する絶縁膜（例えばＳｉ３ Ｎ４ からな
る絶縁膜２９：図７参照）を形成してから二重ゲート構
造ＴＦＴ負荷の上側ゲート電極兼メモリ・キャパシタの
蓄積電極に於けるフィン（例えばフィン３０）となる導
電膜並びにスペーサとして作用する絶縁膜（例えばＳｉ
Ｏ２ からなるスペーサとして作用する絶縁膜３１：図
７参照）を順に形成した後に相互接続コンタクト・ホー
ル（例えば相互接続コンタクト・ホール３１：図７参照
）を形成する工程と、次いで、フィンとなる導電膜の側
面と第三の導電膜（例えば第四の多結晶シリコン膜）か
らなるドレイン領域（例えばドレイン領域１８）の側面
と第二の導電膜（例えば第三の多結晶シリコン膜）から
なる下側ゲート電極（例えば下側ゲート電極１５）の側
面と第一の導電膜（例えば第一の多結晶シリコン膜）か
らなるドライバ・トランジスタのゲート電極（例えばゲ
ート電極４）の表面にコンタクトする第四の導電膜（例
えば第六の多結晶シリコン膜：図８参照）を形成する工
程と、次いで、第四の導電膜をパターニングしメモリ・
キャパシタの蓄積電極とすると共にスペーサとして作用
する絶縁膜及びフィンとなる導電膜のパターニングを行
う工程と、次いで、スペーサとして作用する絶縁膜をエ
ッチング・ストッパとして作用する絶縁膜をストッパに
して等方的に除去してからメモリ・キャパシタの蓄積電
極及びフィンとなる導電膜の表面を覆うメモリ・キャパ
シタ用誘電体膜（例えばメモリ・キャパシタ用誘電体膜
２７）を形成する工程と、次いで、メモリ・キャパシタ
の蓄積電極とメモリ・キャパシタ用誘電体膜を介して対
向するメモリ・キャパシタの対向電極（例えば対向電極
２８）を形成する工程とが含まれてなることを特徴とす
るか、或いは、
【００４８】（９）前記（７）或いは（８）に於いて、
メモリ・キャパシタのフィン（例えばフィン８０並びに
８９：図３２参照）となる導電膜の複数枚分（例えば第
五の多結晶シリコン膜並びに第四の多結晶シリコン膜：
図３０参照）にスペーサとして作用する絶縁膜（例えば
絶縁膜８１並びに９０：図３０参照）をそれぞれ介挿し
て成長させ、後に、これ等をメモリ・キャパシタの蓄積
電極（例えば蓄積電極９１：図３２参照）を形成する際
に同時にパターニングする工程が含まれてなるか、或い
は、
メモリ・キャパシタのフィン（例えばフィン８０並びに
８９：図３２参照）となる導電膜の複数枚分（例えば第
五の多結晶シリコン膜並びに第四の多結晶シリコン膜：
図３０参照）にスペーサとして作用する絶縁膜（例えば
絶縁膜８１並びに９０：図３０参照）をそれぞれ介挿し
て成長させ、後に、これ等をメモリ・キャパシタの蓄積
電極（例えば蓄積電極９１：図３２参照）を形成する際
に同時にパターニングする工程が含まれてなるか、或い
は、
【００４９】（１０）前記（８）或いは（９）に於いて
、エッチング・ストッパとして作用する絶縁膜をメモリ
・キャパシタの対向電極を形成する際に同時にパターニ
ングする工程が含まれてなるか、或いは、
、エッチング・ストッパとして作用する絶縁膜をメモリ
・キャパシタの対向電極を形成する際に同時にパターニ
ングする工程が含まれてなるか、或いは、
【００５０】
（１１）前記（８）或いは（９）或いは（１０）に於い
て、二重ゲート構造ＴＦＴ負荷の上側ゲート絶縁膜（例
えば絶縁膜９２：図３５及び図３６参照）上に二重ゲー
ト構造ＴＦＴ負荷の上側ゲート電極を兼ねたメモリ・キ
ャパシタのフィン（例えばフィン９３：図３５及び図３
６参照）を形成し、次いで、エッチング・ストッパとし
て作用する絶縁膜（例えば絶縁膜９４：図３５及び図３
６参照）及びスペーサとして作用する絶縁膜（例えばス
ペーサとして作用する絶縁膜９５：図３５及び図３６参
照）を順に形成してから相互接続コンタクト・ホールを
形成し、しかる後、前記二重ゲート構造ＴＦＴ負荷の上
側ゲート電極を兼ねたメモリ・キャパシタのフィンに於
ける側面と二重ゲート構造ＴＦＴ負荷のドレイン領域の
側面と二重ゲート構造ＴＦＴ負荷の下側ゲート電極の側
面とドライバ・トランジスタのゲート電極の表面にコン
タクトするメモリ・キャパシタの蓄積電極（例えば蓄積
電極９６：図３５及び図３６参照）を形成する工程が含
まれてなることを特徴とする。
（１１）前記（８）或いは（９）或いは（１０）に於い
て、二重ゲート構造ＴＦＴ負荷の上側ゲート絶縁膜（例
えば絶縁膜９２：図３５及び図３６参照）上に二重ゲー
ト構造ＴＦＴ負荷の上側ゲート電極を兼ねたメモリ・キ
ャパシタのフィン（例えばフィン９３：図３５及び図３
６参照）を形成し、次いで、エッチング・ストッパとし
て作用する絶縁膜（例えば絶縁膜９４：図３５及び図３
６参照）及びスペーサとして作用する絶縁膜（例えばス
ペーサとして作用する絶縁膜９５：図３５及び図３６参
照）を順に形成してから相互接続コンタクト・ホールを
形成し、しかる後、前記二重ゲート構造ＴＦＴ負荷の上
側ゲート電極を兼ねたメモリ・キャパシタのフィンに於
ける側面と二重ゲート構造ＴＦＴ負荷のドレイン領域の
側面と二重ゲート構造ＴＦＴ負荷の下側ゲート電極の側
面とドライバ・トランジスタのゲート電極の表面にコン
タクトするメモリ・キャパシタの蓄積電極（例えば蓄積
電極９６：図３５及び図３６参照）を形成する工程が含
まれてなることを特徴とする。
【００５１】
【作用】前記したところから明らかなように、本発明で
は、ドライバ・トランジスタのゲート電極と二重ゲート
構造ＴＦＴ負荷のゲート電極及び同じくドレインなどの
相互接続を同一の箇所で同一のコンタクト・ホールを利
用して接続し得る構成にしたことから、ドライバ・トラ
ンジスタと二重ゲート構造ＴＦＴ負荷との相互接続の為
のコンタクト・ホール形成は一回で済むことになり、ま
た、二重ゲート構造ＴＦＴ負荷の上側ゲート電極を利用
してメモリ・キャパシタを作り込むようにしているので
、寄生容量の他に意図的に別設されたメモリ・キャパシ
タをもった放射線耐性が大きい二重ゲート構造ＴＦＴ負
荷型ＳＲＡＭを少ない製造工程数で容易且つ簡単に歩留
り良く製造することができるようになった。
は、ドライバ・トランジスタのゲート電極と二重ゲート
構造ＴＦＴ負荷のゲート電極及び同じくドレインなどの
相互接続を同一の箇所で同一のコンタクト・ホールを利
用して接続し得る構成にしたことから、ドライバ・トラ
ンジスタと二重ゲート構造ＴＦＴ負荷との相互接続の為
のコンタクト・ホール形成は一回で済むことになり、ま
た、二重ゲート構造ＴＦＴ負荷の上側ゲート電極を利用
してメモリ・キャパシタを作り込むようにしているので
、寄生容量の他に意図的に別設されたメモリ・キャパシ
タをもった放射線耐性が大きい二重ゲート構造ＴＦＴ負
荷型ＳＲＡＭを少ない製造工程数で容易且つ簡単に歩留
り良く製造することができるようになった。
【００５２】
【実施例】図１乃至図６は本発明の第一実施例を解説す
る為の工程要所に於ける二重ゲート構造ＴＦＴ負荷型Ｓ
ＲＡＭの要部切断側面図をそれぞれ表し、以下、これ等
の図を参照しつつ詳細に説明する。尚、図３９乃至図４
８について説明した従来の高抵抗負荷型ＳＲＡＭを製造
する工程の始めから工程４４−（２）まで、即ち、第二
の多結晶シリコン膜からなる接地線８を形成するまでは
本実施例でも同じであるから説明を省略して次の段階か
ら説明する。
る為の工程要所に於ける二重ゲート構造ＴＦＴ負荷型Ｓ
ＲＡＭの要部切断側面図をそれぞれ表し、以下、これ等
の図を参照しつつ詳細に説明する。尚、図３９乃至図４
８について説明した従来の高抵抗負荷型ＳＲＡＭを製造
する工程の始めから工程４４−（２）まで、即ち、第二
の多結晶シリコン膜からなる接地線８を形成するまでは
本実施例でも同じであるから説明を省略して次の段階か
ら説明する。
【００５３】図１参照
１−（１）
ここで、二重ゲート構造ＴＦＴ負荷型ＳＲＡＭは、シリ
コン半導体基板１にフィールド絶縁膜２、ゲート絶縁膜
３、第一の多結晶シリコン膜からなるドライバ・トラン
ジスタのゲート電極４、ｎ＋ −不純物領域５′、ｎ＋
−ソース領域５、ｎ＋ −ドレイン領域６、絶縁膜７、
第二の多結晶シリコン膜からなる接地線８が形成されて
いる状態にあるものとする。 １−（２） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜９を全面に形成する。 １−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第三の多結晶シリコン膜を形成する。 １−（４） イオン注入法を適用することに依り、ドーズ量を１×１
０１５〔ｃｍ−２〕、そして、加速エネルギを１０〔ｋ
ｅＶ〕とし、Ｐイオンの打ち込みを行う。 １−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第三の多結晶シリコン膜の
パターニングを行ってＴＦＴの下側ゲート電極１５を形
成する。
コン半導体基板１にフィールド絶縁膜２、ゲート絶縁膜
３、第一の多結晶シリコン膜からなるドライバ・トラン
ジスタのゲート電極４、ｎ＋ −不純物領域５′、ｎ＋
−ソース領域５、ｎ＋ −ドレイン領域６、絶縁膜７、
第二の多結晶シリコン膜からなる接地線８が形成されて
いる状態にあるものとする。 １−（２） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜９を全面に形成する。 １−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第三の多結晶シリコン膜を形成する。 １−（４） イオン注入法を適用することに依り、ドーズ量を１×１
０１５〔ｃｍ−２〕、そして、加速エネルギを１０〔ｋ
ｅＶ〕とし、Ｐイオンの打ち込みを行う。 １−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第三の多結晶シリコン膜の
パターニングを行ってＴＦＴの下側ゲート電極１５を形
成する。
【００５４】図２参照
２−（１）
ＣＶＤ法を適用することに依り、ＳｉＯ２ からなる厚
さ例えば２００〔Å〕であるＴＦＴの下側ゲート絶縁膜
１６を形成する。 ２−（２） ＣＶＤ法を適用することに依り、厚さ例えば２００〔Å
〕の第四の多結晶シリコン膜を形成する。 ２−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０１４〔ｃｍ−２〕、また、加速エネルギを５〔ｋ
ｅＶ〕として、ＴＦＴのソース領域及びドレイン領域と
なるべき部分にＢイオンの打ち込みを行う。 ２−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第四の多結晶シリコン膜の
パターニングを行ってＴＦＴのソース領域１７、ドレイ
ン領域１８、チャネル領域１９、また、ＶＣＣ電源レベ
ル供給線（図では見えない）などを形成する。
さ例えば２００〔Å〕であるＴＦＴの下側ゲート絶縁膜
１６を形成する。 ２−（２） ＣＶＤ法を適用することに依り、厚さ例えば２００〔Å
〕の第四の多結晶シリコン膜を形成する。 ２−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０１４〔ｃｍ−２〕、また、加速エネルギを５〔ｋ
ｅＶ〕として、ＴＦＴのソース領域及びドレイン領域と
なるべき部分にＢイオンの打ち込みを行う。 ２−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第四の多結晶シリコン膜の
パターニングを行ってＴＦＴのソース領域１７、ドレイ
ン領域１８、チャネル領域１９、また、ＶＣＣ電源レベ
ル供給線（図では見えない）などを形成する。
【００５５】図３参照
３−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなる絶縁膜２３を形成する。 ３−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（ＳｉＯ２
用）とＣＣｌ４ ／Ｏ２ （多結晶シリコン用）とする
ＲＩＥ法を適用することに依り、絶縁膜２３、第四の多
結晶シリコン膜であるＴＦＴ負荷のドレイン領域１８、
ゲート絶縁膜１６、第三の多結晶シリコン膜であるゲー
ト電極１５、絶縁膜９、絶縁膜７の選択的エッチングを
行って表面から第一の多結晶シリコン膜からなる駆動用
トランジスタのゲート電極４に達する相互接続コンタク
ト・ホール２３Ａを形成する。尚、この工程は本発明に
於ける大きな特徴の一つである。
〕のＳｉＯ２ からなる絶縁膜２３を形成する。 ３−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（ＳｉＯ２
用）とＣＣｌ４ ／Ｏ２ （多結晶シリコン用）とする
ＲＩＥ法を適用することに依り、絶縁膜２３、第四の多
結晶シリコン膜であるＴＦＴ負荷のドレイン領域１８、
ゲート絶縁膜１６、第三の多結晶シリコン膜であるゲー
ト電極１５、絶縁膜９、絶縁膜７の選択的エッチングを
行って表面から第一の多結晶シリコン膜からなる駆動用
トランジスタのゲート電極４に達する相互接続コンタク
ト・ホール２３Ａを形成する。尚、この工程は本発明に
於ける大きな特徴の一つである。
【００５６】図４参照
４−（１）
ＣＶＤ法を適用することに依り、厚さ例えば２０００〔
Å〕の第五の多結晶シリコン膜を形成する。 ４−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ４−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第五の多結晶シリコン膜の
パターニングを行ってＴＦＴ負荷の上側ゲート電極兼メ
モリ・キャパシタの蓄積電極２４を形成する。
Å〕の第五の多結晶シリコン膜を形成する。 ４−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ４−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第五の多結晶シリコン膜の
パターニングを行ってＴＦＴ負荷の上側ゲート電極兼メ
モリ・キャパシタの蓄積電極２４を形成する。
【００５７】図５参照
５−（１）
ＣＶＤ法を適用することに依り、ＴＦＴ負荷の上側ゲー
ト電極兼メモリ・キャパシタの蓄積電極２４の表面にＳ
ｉ３ Ｎ４ からなる厚さ例えば１００〔Å〕のメモリ
・キャパシタ用誘電体膜２７を形成する。 ５−（２） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕の第六の多結晶シリコン膜を形成する。 ５−（３） 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ５−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲ
ＩＥ法を適用することに依り、第六の多結晶シリコン膜
のパターニングを行ってメモリ・キャパシタの対向電極
２８を形成する。尚、この対向電極２８を設けることも
本発明の大きな特徴の一つである。
ト電極兼メモリ・キャパシタの蓄積電極２４の表面にＳ
ｉ３ Ｎ４ からなる厚さ例えば１００〔Å〕のメモリ
・キャパシタ用誘電体膜２７を形成する。 ５−（２） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕の第六の多結晶シリコン膜を形成する。 ５−（３） 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ５−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲ
ＩＥ法を適用することに依り、第六の多結晶シリコン膜
のパターニングを行ってメモリ・キャパシタの対向電極
２８を形成する。尚、この対向電極２８を設けることも
本発明の大きな特徴の一つである。
【００５８】図６参照
６−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図４８、図５９、図６７と同様、二層
の絶縁膜を一体にして表してあり、これを絶縁膜２５と
する。 ６−（２） 絶縁膜２５をリフローして平坦化する為の熱処理を行う
。 ６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜２５等の選択的エッチ
ングを行ってビット線コンタクト・ホールを形成する。 ６−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２６を形成する。
Å〕のＳｉＯ２ からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図４８、図５９、図６７と同様、二層
の絶縁膜を一体にして表してあり、これを絶縁膜２５と
する。 ６−（２） 絶縁膜２５をリフローして平坦化する為の熱処理を行う
。 ６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜２５等の選択的エッチ
ングを行ってビット線コンタクト・ホールを形成する。 ６−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２６を形成する。
【００５９】前記説明したところから判るように、図１
乃至図６について説明した実施例では、対向電極２８を
形成するためにマスク工程が一回増加しているが、前記
工程３−（２）で説明したように、ＴＦＴやドライバ・
トランジスタなどを接続するコンタクト・ホール２３Ａ
を一回のマスク工程で形成しているから、図６５乃至図
６７について説明した従来例と比較するとマスク工程は
二回も少なくなっていて、全体としては、図６５乃至図
６７について説明した従来例と比較すると、マスク工程
は一回少なくなっている。
乃至図６について説明した実施例では、対向電極２８を
形成するためにマスク工程が一回増加しているが、前記
工程３−（２）で説明したように、ＴＦＴやドライバ・
トランジスタなどを接続するコンタクト・ホール２３Ａ
を一回のマスク工程で形成しているから、図６５乃至図
６７について説明した従来例と比較するとマスク工程は
二回も少なくなっていて、全体としては、図６５乃至図
６７について説明した従来例と比較すると、マスク工程
は一回少なくなっている。
【００６０】図７乃至図１１は本発明の第二実施例を解
説する為の工程要所に於ける二重ゲート構造ＴＦＴ負荷
型ＳＲＡＭの要部切断側面図をそれぞれ表し、以下、こ
れ等の図を参照しつつ詳細に説明する。尚、図１乃至図
６について説明した第一実施例に於ける工程の始めから
工程２−（４）まで、即ち、第四の多結晶シリコン膜か
らなるＴＦＴのソース領域１７、ドレイン領域１８、チ
ャネル領域１９を形成するまでは本実施例でも同じであ
るから説明を省略して次の段階から説明する。
説する為の工程要所に於ける二重ゲート構造ＴＦＴ負荷
型ＳＲＡＭの要部切断側面図をそれぞれ表し、以下、こ
れ等の図を参照しつつ詳細に説明する。尚、図１乃至図
６について説明した第一実施例に於ける工程の始めから
工程２−（４）まで、即ち、第四の多結晶シリコン膜か
らなるＴＦＴのソース領域１７、ドレイン領域１８、チ
ャネル領域１９を形成するまでは本実施例でも同じであ
るから説明を省略して次の段階から説明する。
【００６１】図７参照
７−（１）
ここで、二重ゲート構造ＴＦＴ負荷型ＳＲＡＭは、シリ
コン半導体基板１にフィールド絶縁膜２、ゲート絶縁膜
３、第一の多結晶シリコン膜からなるドライバ・トラン
ジスタのゲート電極４、ｎ＋ −不純物領域５′、ｎ＋
−ソース領域５、ｎ＋ −ドレイン領域６、絶縁膜７、
第二の多結晶シリコン膜からなる接地線８、第三の多結
晶シリコン膜からなるＴＦＴのゲート電極１５、ＴＦＴ
のゲート絶縁膜１６、第四の多結晶シリコン膜からなる
ＴＦＴのソース領域１７、ドレイン領域１８、チャネル
領域１９が形成されている状態にあるものとする。 ７−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉ３ Ｎ４ からなる絶縁膜２９を全面に形成す
る。 ７−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第五の多結晶シリコン膜を形成する。 ７−（４） イオン注入法を適用することに依り、ドーズ量を１×１
０１５〔ｃｍ−２〕、そして、加速エネルギを１０〔ｋ
ｅＶ〕とし、Ｐイオンの打ち込みを行う。 ７−（５） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなるスペーサとして作用する絶縁膜
３１を全面に形成する。 ７−（６） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（ＳｉＯ２
用）とＣＣｌ４ ／Ｏ２ （多結晶シリコン用）とする
ＲＩＥ法を適用することに依り、スペーサとして作用す
る絶縁膜３１、第五の多結晶シリコン膜、絶縁膜２９、
第四の多結晶シリコン膜であるＴＦＴ負荷のドレイン領
域１８、ゲート絶縁膜１６、第三の多結晶シリコン膜で
あるゲート電極１５、絶縁膜９、絶縁膜７の選択的エッ
チングを行って表面から第一の多結晶シリコン膜からな
る駆動用トランジスタのゲート電極４に達する相互接続
コンタクト・ホール３１Ａを形成する。
コン半導体基板１にフィールド絶縁膜２、ゲート絶縁膜
３、第一の多結晶シリコン膜からなるドライバ・トラン
ジスタのゲート電極４、ｎ＋ −不純物領域５′、ｎ＋
−ソース領域５、ｎ＋ −ドレイン領域６、絶縁膜７、
第二の多結晶シリコン膜からなる接地線８、第三の多結
晶シリコン膜からなるＴＦＴのゲート電極１５、ＴＦＴ
のゲート絶縁膜１６、第四の多結晶シリコン膜からなる
ＴＦＴのソース領域１７、ドレイン領域１８、チャネル
領域１９が形成されている状態にあるものとする。 ７−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉ３ Ｎ４ からなる絶縁膜２９を全面に形成す
る。 ７−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第五の多結晶シリコン膜を形成する。 ７−（４） イオン注入法を適用することに依り、ドーズ量を１×１
０１５〔ｃｍ−２〕、そして、加速エネルギを１０〔ｋ
ｅＶ〕とし、Ｐイオンの打ち込みを行う。 ７−（５） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなるスペーサとして作用する絶縁膜
３１を全面に形成する。 ７−（６） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（ＳｉＯ２
用）とＣＣｌ４ ／Ｏ２ （多結晶シリコン用）とする
ＲＩＥ法を適用することに依り、スペーサとして作用す
る絶縁膜３１、第五の多結晶シリコン膜、絶縁膜２９、
第四の多結晶シリコン膜であるＴＦＴ負荷のドレイン領
域１８、ゲート絶縁膜１６、第三の多結晶シリコン膜で
あるゲート電極１５、絶縁膜９、絶縁膜７の選択的エッ
チングを行って表面から第一の多結晶シリコン膜からな
る駆動用トランジスタのゲート電極４に達する相互接続
コンタクト・ホール３１Ａを形成する。
【００６２】図８参照
８−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第六の多結晶シリコン膜を形成する。 ８−（２） 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とＣＨＦ３ ／Ｈｅ（ＳｉＯ２ 用）とする
ＲＩＥ法を適用することに依り、第六の多結晶シリコン
膜、絶縁膜３１、第五の多結晶シリコン膜のパターニン
グを行ってメモリ・キャパシタの蓄積電極２４、二重ゲ
ート構造ＴＦＴ負荷の上側ゲート電極を兼ねたメモリ・
キャパシタのフィン３０を形成する。
〕の第六の多結晶シリコン膜を形成する。 ８−（２） 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とＣＨＦ３ ／Ｈｅ（ＳｉＯ２ 用）とする
ＲＩＥ法を適用することに依り、第六の多結晶シリコン
膜、絶縁膜３１、第五の多結晶シリコン膜のパターニン
グを行ってメモリ・キャパシタの蓄積電極２４、二重ゲ
ート構造ＴＦＴ負荷の上側ゲート電極を兼ねたメモリ・
キャパシタのフィン３０を形成する。
【００６３】図９参照
９−（１）
ＨＦ水溶液中に浸漬してＳｉＯ２ からなる絶縁膜３１
を除去する。
を除去する。
【００６４】図１０参照
１０−（１）
ＣＶＤ法を適用することに依り、メモリ・キャパシタの
蓄積電極２４並びにメモリ・キャパシタのフィン３０の
表面にＳｉ３ Ｎ４ からなる厚さ例えば１００〔Å〕
のメモリ・キャパシタ用誘電体膜２７を形成する。 １０−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第七の多結晶シリコン膜を形成する。 １０−（３） 熱拡散法を適用することに依り、前記第七の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 １０−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲ
ＩＥ法を適用することに依り、第七の多結晶シリコン膜
のパターニングを行ってメモリ・キャパシタの対向電極
２８を形成する。
蓄積電極２４並びにメモリ・キャパシタのフィン３０の
表面にＳｉ３ Ｎ４ からなる厚さ例えば１００〔Å〕
のメモリ・キャパシタ用誘電体膜２７を形成する。 １０−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第七の多結晶シリコン膜を形成する。 １０−（３） 熱拡散法を適用することに依り、前記第七の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 １０−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲ
ＩＥ法を適用することに依り、第七の多結晶シリコン膜
のパターニングを行ってメモリ・キャパシタの対向電極
２８を形成する。
【００６５】図１１参照
１１−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図６と同様、二層の絶縁膜を一体にし
て表してあり、これを絶縁膜２５とする。 １１−（２） 絶縁膜２５をリフローして平坦化する為の熱処理を行う
。 １１−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜２５等の選択的エッチ
ングを行ってビット線コンタクト・ホールを形成する。 １１−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２６を形成する。
Å〕のＳｉＯ２ からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図６と同様、二層の絶縁膜を一体にし
て表してあり、これを絶縁膜２５とする。 １１−（２） 絶縁膜２５をリフローして平坦化する為の熱処理を行う
。 １１−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜２５等の選択的エッチ
ングを行ってビット線コンタクト・ホールを形成する。 １１−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２６を形成する。
【００６６】前記説明したところから判るように、図７
乃至図１１について説明した実施例では、図１乃至図６
について説明した実施例と比較すると、メモリ・キャパ
シタの蓄積電極２４には二重ゲート構造ＴＦＴ負荷に上
側ゲート電極を兼ねたフィン３０が追加されているので
、全体でフィンが二枚となり、メモリ・キャパシタの容
量は増加する。このフィンは、何枚付加しても、マスク
工程は図１乃至図６について説明した実施例の場合と変
わりない。また、メモリ・キャパシタに於ける対向電極
２８に印加する電圧は正側電源レベルＶＣＣの範囲内で
何〔Ｖ〕でも良いが、１／２ＶＣＣにすると誘電体膜に
印加される電圧が小さくなり、従って、誘電体膜を薄く
することが可能となり、容量を大きくすることができる
。
乃至図１１について説明した実施例では、図１乃至図６
について説明した実施例と比較すると、メモリ・キャパ
シタの蓄積電極２４には二重ゲート構造ＴＦＴ負荷に上
側ゲート電極を兼ねたフィン３０が追加されているので
、全体でフィンが二枚となり、メモリ・キャパシタの容
量は増加する。このフィンは、何枚付加しても、マスク
工程は図１乃至図６について説明した実施例の場合と変
わりない。また、メモリ・キャパシタに於ける対向電極
２８に印加する電圧は正側電源レベルＶＣＣの範囲内で
何〔Ｖ〕でも良いが、１／２ＶＣＣにすると誘電体膜に
印加される電圧が小さくなり、従って、誘電体膜を薄く
することが可能となり、容量を大きくすることができる
。
【００６７】図１２は本発明者らが実現させたＴＦＴ負
荷型ＳＲＡＭの要部平面図を表している。図に於いて、
４１はＴＦＴのゲート、４２はＴＦＴのチャネル、４３
はワード線、ＶＣＣは正側電源レベルをそれぞれ示して
いる。このＳＲＡＭに於いては、ドライバ・トランジス
タやＴＦＴなどの対称性が良好であり、従って、レイア
ウトが容易である旨の利点があり、次に、このＴＦＴ負
荷型ＳＲＡＭに本発明を適用した実施例について説明す
る。
荷型ＳＲＡＭの要部平面図を表している。図に於いて、
４１はＴＦＴのゲート、４２はＴＦＴのチャネル、４３
はワード線、ＶＣＣは正側電源レベルをそれぞれ示して
いる。このＳＲＡＭに於いては、ドライバ・トランジス
タやＴＦＴなどの対称性が良好であり、従って、レイア
ウトが容易である旨の利点があり、次に、このＴＦＴ負
荷型ＳＲＡＭに本発明を適用した実施例について説明す
る。
【００６８】図１３乃至図２２は本発明の第三実施例を
解説する為の工程要所に於ける二重ゲート構造ＴＦＴ負
荷型ＳＲＡＭの要部切断側面図、そして、図２３乃至図
２９は同じ実施例を解説する為の工程要所に於ける二重
ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平面図をそれぞ
れ表し、以下、これ等の図を参照しつつ詳細に説明する
。尚、図１３乃至図２２は図１２に表されている線Ｘ−
Ｘに沿う切断面を採った要部切断側面図であり、また、
図２３乃至図２９は図１２に表されているＴＦＴ負荷型
ＳＲＡＭを工程の段階別に分解して表したものであり、
これ等の図は図１３乃至図２２について解説する工程中
で随時参照するものとする。
解説する為の工程要所に於ける二重ゲート構造ＴＦＴ負
荷型ＳＲＡＭの要部切断側面図、そして、図２３乃至図
２９は同じ実施例を解説する為の工程要所に於ける二重
ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平面図をそれぞ
れ表し、以下、これ等の図を参照しつつ詳細に説明する
。尚、図１３乃至図２２は図１２に表されている線Ｘ−
Ｘに沿う切断面を採った要部切断側面図であり、また、
図２３乃至図２９は図１２に表されているＴＦＴ負荷型
ＳＲＡＭを工程の段階別に分解して表したものであり、
これ等の図は図１３乃至図２２について解説する工程中
で随時参照するものとする。
【００６９】図１３、図２３、図２４参照１３−（１）
シリコン半導体基板５１の活性領域上を覆うＳｉＯ２
からなるパッド膜及びそのパッド膜に積層されたＳｉ３
Ｎ４ からなる耐酸化性マスク膜を利用して選択的熱
酸化法を適用することに依り、ＳｉＯ２ からなる厚さ
例えば４０００〔Å〕のフィールド絶縁膜５２を形成す
る。 １３−（２） 耐酸化性マスク膜やパッド膜を除去して活性領域を表出
させてから、熱酸化法を適用することに依り、ＳｉＯ２
からなる厚さ例えば１００〔Å〕のゲート絶縁膜５３
を形成する。 １３−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチャントをフッ酸とするウエット・エッチン
グ法を適用することに依り、ゲート絶縁膜５３の選択的
エッチングを行って不純物拡散用を兼ねたコンタクト・
ホール５３Ａを形成する。 １３−（４） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕である第一の多結晶シリコン膜を形成する。 １３−（５） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕としてＰの導入を行ってｎ＋
−不純物領域５４を形成する。 １３−（６） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ＋Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第一の多結晶シリコン膜の
パターニングを行ってゲート電極５５並びに５６を形成
する。 １３−（７） イオン注入法を適用することに依り、ドーズ量を例えば
１×１０１５〔ｃｍ−２〕とし、また、加速エネルギを
３０〔ｋｅＶ〕としてＡｓイオンの打ち込みを行ってｎ
＋ −ソース領域５７及びｎ＋ −ドレイン領域５８を
形成する。
からなるパッド膜及びそのパッド膜に積層されたＳｉ３
Ｎ４ からなる耐酸化性マスク膜を利用して選択的熱
酸化法を適用することに依り、ＳｉＯ２ からなる厚さ
例えば４０００〔Å〕のフィールド絶縁膜５２を形成す
る。 １３−（２） 耐酸化性マスク膜やパッド膜を除去して活性領域を表出
させてから、熱酸化法を適用することに依り、ＳｉＯ２
からなる厚さ例えば１００〔Å〕のゲート絶縁膜５３
を形成する。 １３−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチャントをフッ酸とするウエット・エッチン
グ法を適用することに依り、ゲート絶縁膜５３の選択的
エッチングを行って不純物拡散用を兼ねたコンタクト・
ホール５３Ａを形成する。 １３−（４） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕である第一の多結晶シリコン膜を形成する。 １３−（５） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕としてＰの導入を行ってｎ＋
−不純物領域５４を形成する。 １３−（６） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ＋Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第一の多結晶シリコン膜の
パターニングを行ってゲート電極５５並びに５６を形成
する。 １３−（７） イオン注入法を適用することに依り、ドーズ量を例えば
１×１０１５〔ｃｍ−２〕とし、また、加速エネルギを
３０〔ｋｅＶ〕としてＡｓイオンの打ち込みを行ってｎ
＋ −ソース領域５７及びｎ＋ −ドレイン領域５８を
形成する。
【００７０】図１４及び図２５参照
１４−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜５９を形成する。
Å〕のＳｉＯ２ からなる絶縁膜５９を形成する。
【００７１】１４−（２）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕である第二の多結晶シリコン膜を形成する。 １４−（３） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第二の多結晶シリコン
膜にＰの導入を行う。 １４−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第二の多結晶シリコン膜の
パターニングを行ってＴＦＴの下側ゲート電極６１など
を形成する。
Å〕である第二の多結晶シリコン膜を形成する。 １４−（３） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第二の多結晶シリコン
膜にＰの導入を行う。 １４−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第二の多結晶シリコン膜の
パターニングを行ってＴＦＴの下側ゲート電極６１など
を形成する。
【００７２】図１５及び図２６参照
１５−（１）
ＣＶＤ法を適用することに依り、厚さ例えば２００〔Å
〕のＳｉＯ２ からなる絶縁膜６２を形成する。 １５−（２） ＣＶＤ法を適用することに依り、厚さ例えば２００〔Å
〕の第三の多結晶シリコン膜を形成する。 １５−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、第三の多結晶
シリコン膜に於けるＴＦＴのソース領域とドレイン領域
、ＶＣＣ供給線となるべき部分にドーズ量を１×１０１
４〔ｃｍ−２〕、そして、加速エネルギを５〔ｋｅＶ〕
としてＢの打ち込みを行う。 １５−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第三の多結晶シリコン膜の
パターニングを行ってコンタクト部分、各ＴＦＴのドレ
イン領域とソース領域とチャネル領域、ＶＣＣ供給線を
形成する。尚、図では、コンタクト部分６４とチャネル
領域６７とが表れている。
〕のＳｉＯ２ からなる絶縁膜６２を形成する。 １５−（２） ＣＶＤ法を適用することに依り、厚さ例えば２００〔Å
〕の第三の多結晶シリコン膜を形成する。 １５−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、第三の多結晶
シリコン膜に於けるＴＦＴのソース領域とドレイン領域
、ＶＣＣ供給線となるべき部分にドーズ量を１×１０１
４〔ｃｍ−２〕、そして、加速エネルギを５〔ｋｅＶ〕
としてＢの打ち込みを行う。 １５−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲＩ
Ｅ法を適用することに依り、第三の多結晶シリコン膜の
パターニングを行ってコンタクト部分、各ＴＦＴのドレ
イン領域とソース領域とチャネル領域、ＶＣＣ供給線を
形成する。尚、図では、コンタクト部分６４とチャネル
領域６７とが表れている。
【００７３】図１６及び図２６参照
１６−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉ３ Ｎ４ からなる絶縁膜７９を形成する。
〕のＳｉ３ Ｎ４ からなる絶縁膜７９を形成する。
【００７４】図１７及び図２６参照
１７−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕である第四の多結晶シリコン膜を形成する。 １７−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第四の多結晶シリコン
膜にＰの導入を行う。 １７−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなる絶縁膜８１を形成する。 １７−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（ＳｉＯ２
用及びＳｉ３ Ｎ４ 用）とＣＣｌ４ ／Ｏ２ （多結
晶シリコン用）とするＲＩＥ法を適用することに依り、
絶縁膜８１、第四の多結晶シリコン膜、絶縁膜７９、第
三の多結晶シリコン膜、絶縁膜６２、第二の多結晶シリ
コン膜、絶縁膜５９の選択的エッチングを行って表面か
ら第一の多結晶シリコン膜である駆動用トランジスタの
ゲート電極に達する相互接続コンタクト・ホール８１Ａ
を形成する。
〕である第四の多結晶シリコン膜を形成する。 １７−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第四の多結晶シリコン
膜にＰの導入を行う。 １７−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなる絶縁膜８１を形成する。 １７−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（ＳｉＯ２
用及びＳｉ３ Ｎ４ 用）とＣＣｌ４ ／Ｏ２ （多結
晶シリコン用）とするＲＩＥ法を適用することに依り、
絶縁膜８１、第四の多結晶シリコン膜、絶縁膜７９、第
三の多結晶シリコン膜、絶縁膜６２、第二の多結晶シリ
コン膜、絶縁膜５９の選択的エッチングを行って表面か
ら第一の多結晶シリコン膜である駆動用トランジスタの
ゲート電極に達する相互接続コンタクト・ホール８１Ａ
を形成する。
【００７５】図１８参照
１８−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第五の多結晶シリコン膜を形成する。 ８−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。
〕の第五の多結晶シリコン膜を形成する。 ８−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。
【００７６】図１９及び図２７参照
１９−（１）
フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とＣＨＦ３ ／Ｈｅ（ＳｉＯ２ 用）とする
ＲＩＥ法を適用することに依り、第五の多結晶シリコン
膜、絶縁膜８１、第四の多結晶シリコン膜のパターニン
グを行ってＴＦＴの上側のゲート電極兼メモリ・キャパ
シタの蓄積電極８２、メモリ・キャパシタのフィン８０
を形成する。
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とＣＨＦ３ ／Ｈｅ（ＳｉＯ２ 用）とする
ＲＩＥ法を適用することに依り、第五の多結晶シリコン
膜、絶縁膜８１、第四の多結晶シリコン膜のパターニン
グを行ってＴＦＴの上側のゲート電極兼メモリ・キャパ
シタの蓄積電極８２、メモリ・キャパシタのフィン８０
を形成する。
【００７７】図２０参照
２０−（１）
ＨＦ水溶液中に浸漬してＳｉＯ２ からなる絶縁膜８１
を除去する。
を除去する。
【００７８】図２１及び図２８参照
２１−（１）
ＣＶＤ法を適用することに依り、メモリ・キャパシタの
蓄積電極８２及び二重ゲート構造ＴＦＴ負荷の上側ゲー
ト電極を兼ねたメモリ・キャパシタのフィン８０の表面
にＳｉ３ Ｎ４ からなる厚さ例えば１００〔Å〕のメ
モリ・キャパシタ用誘電体膜８３を形成する。 ２１−（２） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕の第六の多結晶シリコン膜を形成する。 ２１−（３） 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ２１−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲ
ＩＥ法を適用することに依り、第六の多結晶シリコン膜
のパターニングを行ってメモリ・キャパシタの対向電極
８４を形成する。
蓄積電極８２及び二重ゲート構造ＴＦＴ負荷の上側ゲー
ト電極を兼ねたメモリ・キャパシタのフィン８０の表面
にＳｉ３ Ｎ４ からなる厚さ例えば１００〔Å〕のメ
モリ・キャパシタ用誘電体膜８３を形成する。 ２１−（２） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕の第六の多結晶シリコン膜を形成する。 ２１−（３） 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ２１−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲ
ＩＥ法を適用することに依り、第六の多結晶シリコン膜
のパターニングを行ってメモリ・キャパシタの対向電極
８４を形成する。
【００７９】図２２、図２８、図２９参照２２−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜８５を形成する。 ２２−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜８５等の選択的エッチ
ングを行って接地線コンタクト・ホール８５Ａを形成す
る。 ２２−（３） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕の第七の多結晶シリコン膜を形成する。 ２２−（４） 熱拡散法を適用することに依り、前記第７の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ２２−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲ
ＩＥ法を適用することに依り、第七の多結晶シリコン膜
のパターニングを行ってＶＳＳ電源レベル供給線８６を
形成する。 ２２−（６） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ 並びに厚さ例えば５０００〔Å〕のＰ
ＳＧからなる絶縁膜８７を形成する。 ２２−（７） 絶縁膜８７をリフローして平坦化する為の熱処理を行う
。 ２２−（８） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ などとする
ＲＩＥ法を適用することに依り、絶縁膜８７等の選択的
エッチングを行ってビット線コンタクト・ホール（図で
は見えない）を形成する。 ２２−（９） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線８８を形成する。
Å〕のＳｉＯ２ からなる絶縁膜８５を形成する。 ２２−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜８５等の選択的エッチ
ングを行って接地線コンタクト・ホール８５Ａを形成す
る。 ２２−（３） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕の第七の多結晶シリコン膜を形成する。 ２２−（４） 熱拡散法を適用することに依り、前記第７の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ２２−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲ
ＩＥ法を適用することに依り、第七の多結晶シリコン膜
のパターニングを行ってＶＳＳ電源レベル供給線８６を
形成する。 ２２−（６） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ 並びに厚さ例えば５０００〔Å〕のＰ
ＳＧからなる絶縁膜８７を形成する。 ２２−（７） 絶縁膜８７をリフローして平坦化する為の熱処理を行う
。 ２２−（８） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ などとする
ＲＩＥ法を適用することに依り、絶縁膜８７等の選択的
エッチングを行ってビット線コンタクト・ホール（図で
は見えない）を形成する。 ２２−（９） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線８８を形成する。
【００８０】図３０乃至図３２は本発明の第四実施例を
解説する為の工程要所に於ける二重ゲート構造ＴＦＴ負
荷型ＳＲＡＭの要部切断側面図をそれぞれ表し、以下、
これ等の図を参照しつつ詳細に説明する。尚、図１３乃
至図２２について説明した第三実施例に於ける工程の始
めから工程１６−（１）まで、即ち、Ｓｉ３ Ｎ４ か
らなる絶縁膜７９を形成するまでは本実施例でも同じで
あるから説明を省略して次の段階から説明する。
解説する為の工程要所に於ける二重ゲート構造ＴＦＴ負
荷型ＳＲＡＭの要部切断側面図をそれぞれ表し、以下、
これ等の図を参照しつつ詳細に説明する。尚、図１３乃
至図２２について説明した第三実施例に於ける工程の始
めから工程１６−（１）まで、即ち、Ｓｉ３ Ｎ４ か
らなる絶縁膜７９を形成するまでは本実施例でも同じで
あるから説明を省略して次の段階から説明する。
【００８１】図３０参照
３０−（１）
ここで、二重ゲート構造ＴＦＴ負荷型ＳＲＡＭは、シリ
コン半導体基板５１にフィールド絶縁膜５２、ゲート絶
縁膜５３、ｎ＋ −不純物領域５４、第一の多結晶シリ
コン膜からなるドライバ・トランジスタのゲート電極５
５、ｎ＋ −ソース領域５７、ｎ＋ −ドレイン領域５
８、絶縁膜５９、第二の多結晶シリコン膜からなるＴＦ
Ｔのゲート電極６１、ＴＦＴのゲート絶縁膜６２、第三
の多結晶シリコン膜からなるＴＦＴのソース領域（図で
は見えない）及びドレインのコンタクト領域６４及びチ
ャネル領域６７、Ｓｉ３ Ｎ４ からなる絶縁膜７９な
どが形成されている状態にあるものとする。 ３０−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕である第四の多結晶シリコン膜を形成する。 ３０−（３） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第四の多結晶シリコン
膜にＰの導入を行う。 ３０−（４） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなる絶縁膜８１を形成する。 ３０−（５） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕である第五の多結晶シリコン膜を形成する。 ３０−（３） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第五の多結晶シリコン
膜にＰの導入を行う。 ３０−（４） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなる絶縁膜９０を形成する。 ３０−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（ＳｉＯ２
用及びＳｉ３ Ｎ４ 用）とＣＣｌ４ ／Ｏ２ （多結
晶シリコン用）とするＲＩＥ法を適用することに依り、
絶縁膜９０、第五の多結晶シリコン膜、絶縁膜８１、第
四の多結晶シリコン膜、絶縁膜７９、第三の多結晶シリ
コン膜、絶縁膜６２、第二の多結晶シリコン膜、絶縁膜
５９の選択的エッチングを行って表面から第一の多結晶
シリコン膜である駆動用トランジスタのゲート電極に達
する相互接続コンタクト・ホール９０Ａを形成する。
コン半導体基板５１にフィールド絶縁膜５２、ゲート絶
縁膜５３、ｎ＋ −不純物領域５４、第一の多結晶シリ
コン膜からなるドライバ・トランジスタのゲート電極５
５、ｎ＋ −ソース領域５７、ｎ＋ −ドレイン領域５
８、絶縁膜５９、第二の多結晶シリコン膜からなるＴＦ
Ｔのゲート電極６１、ＴＦＴのゲート絶縁膜６２、第三
の多結晶シリコン膜からなるＴＦＴのソース領域（図で
は見えない）及びドレインのコンタクト領域６４及びチ
ャネル領域６７、Ｓｉ３ Ｎ４ からなる絶縁膜７９な
どが形成されている状態にあるものとする。 ３０−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕である第四の多結晶シリコン膜を形成する。 ３０−（３） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第四の多結晶シリコン
膜にＰの導入を行う。 ３０−（４） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなる絶縁膜８１を形成する。 ３０−（５） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕である第五の多結晶シリコン膜を形成する。 ３０−（３） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第五の多結晶シリコン
膜にＰの導入を行う。 ３０−（４） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなる絶縁膜９０を形成する。 ３０−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（ＳｉＯ２
用及びＳｉ３ Ｎ４ 用）とＣＣｌ４ ／Ｏ２ （多結
晶シリコン用）とするＲＩＥ法を適用することに依り、
絶縁膜９０、第五の多結晶シリコン膜、絶縁膜８１、第
四の多結晶シリコン膜、絶縁膜７９、第三の多結晶シリ
コン膜、絶縁膜６２、第二の多結晶シリコン膜、絶縁膜
５９の選択的エッチングを行って表面から第一の多結晶
シリコン膜である駆動用トランジスタのゲート電極に達
する相互接続コンタクト・ホール９０Ａを形成する。
【００８２】図３１参照
３１−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第六の多結晶シリコン膜を形成する。 ３１−（２） 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。
〕の第六の多結晶シリコン膜を形成する。 ３１−（２） 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。
【００８３】図３２参照
３２−（１）
フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とＣＨＦ３ ／Ｈｅ（ＳｉＯ２ 用）とする
ＲＩＥ法を適用することに依り、第六の多結晶シリコン
膜、絶縁膜９０、第五の多結晶シリコン膜、絶縁膜８１
、第四の多結晶シリコン膜のパターニングを行ってメモ
リ・キャパシタの蓄積電極８０、メモリ・キャパシタの
フィン８９、二重ゲート構造ＴＦＴ負荷の上側ゲート電
極を兼ねたメモリ・キャパシタのフィン９０を形成する
。 ３２−（２） ＨＦ水溶液中に浸漬してＳｉＯ２ からなる絶縁膜９０
及び８１を除去する。 ３２−（３） この後、メモリ・キャパシタ用誘電体膜の形成など、図
１３乃至図２２について説明した第三実施例に於ける工
程２１−（１）以下と同じ工程を経て完成させれば良い
。
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とＣＨＦ３ ／Ｈｅ（ＳｉＯ２ 用）とする
ＲＩＥ法を適用することに依り、第六の多結晶シリコン
膜、絶縁膜９０、第五の多結晶シリコン膜、絶縁膜８１
、第四の多結晶シリコン膜のパターニングを行ってメモ
リ・キャパシタの蓄積電極８０、メモリ・キャパシタの
フィン８９、二重ゲート構造ＴＦＴ負荷の上側ゲート電
極を兼ねたメモリ・キャパシタのフィン９０を形成する
。 ３２−（２） ＨＦ水溶液中に浸漬してＳｉＯ２ からなる絶縁膜９０
及び８１を除去する。 ３２−（３） この後、メモリ・キャパシタ用誘電体膜の形成など、図
１３乃至図２２について説明した第三実施例に於ける工
程２１−（１）以下と同じ工程を経て完成させれば良い
。
【００８４】図３０乃至図３２について説明した実施例
は、図１３乃至図２２について説明した実施例と比較す
ると、マスク工程を増加させることなく、メモリ・キャ
パシタの蓄積電極と一体になっているフィンの数を実質
的に三枚にすることを可能にしているから、メモリ・キ
ャパシタの容量は大きく増加する。このように、メモリ
・キャパシタに於ける容量値に直接影響を与えるフィン
の枚数は、マスク工程を余分に必要とすることなく、任
意に増加させることができる。
は、図１３乃至図２２について説明した実施例と比較す
ると、マスク工程を増加させることなく、メモリ・キャ
パシタの蓄積電極と一体になっているフィンの数を実質
的に三枚にすることを可能にしているから、メモリ・キ
ャパシタの容量は大きく増加する。このように、メモリ
・キャパシタに於ける容量値に直接影響を与えるフィン
の枚数は、マスク工程を余分に必要とすることなく、任
意に増加させることができる。
【００８５】図３３乃至図３６は本発明の第五実施例を
解説する為の工程要所に於ける二重ゲート構造ＴＦＴ負
荷型ＳＲＡＭの要部切断側面図をそれぞれ表し、以下、
これ等の図を参照しつつ詳細に説明する。尚、図１３乃
至図２２について説明した第三実施例に於ける工程の始
めから工程１５−（１）まで、即ち、第三の多結晶シリ
コン膜のパターニングを行ってコンタクト部分、各ＴＦ
Ｔのドレイン領域とソース領域とチャネル領域、ＶＣＣ
供給線などを形成するまでは本実施例でも同じであるか
ら説明を省略して次の段階から説明する。
解説する為の工程要所に於ける二重ゲート構造ＴＦＴ負
荷型ＳＲＡＭの要部切断側面図をそれぞれ表し、以下、
これ等の図を参照しつつ詳細に説明する。尚、図１３乃
至図２２について説明した第三実施例に於ける工程の始
めから工程１５−（１）まで、即ち、第三の多結晶シリ
コン膜のパターニングを行ってコンタクト部分、各ＴＦ
Ｔのドレイン領域とソース領域とチャネル領域、ＶＣＣ
供給線などを形成するまでは本実施例でも同じであるか
ら説明を省略して次の段階から説明する。
【００８６】図３３参照
３３−（１）
ここで、二重ゲート構造ＴＦＴ負荷型ＳＲＡＭは、シリ
コン半導体基板５１にフィールド絶縁膜５２、ゲート絶
縁膜５３、ｎ＋ −不純物領域５４、第一の多結晶シリ
コン膜からなるドライバ・トランジスタのゲート電極５
５、ｎ＋ −ソース領域５７、ｎ＋ −ドレイン領域５
８、絶縁膜５９、第二の多結晶シリコン膜からなるＴＦ
Ｔのゲート電極６１、ＴＦＴのゲート絶縁膜６２、第三
の多結晶シリコン膜からなるＴＦＴのソース領域及びド
レイン領域及びチャネル領域やＶＣＣ供給線などが形成
されている状態にあるものとする。 ３３−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなる絶縁膜９２を形成する。 ３３−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕である第四の多結晶シリコン膜を形成する。 ３３−（４） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第四の多結晶シリコン
膜にＰの導入を行う。 ３３−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とするＲＩＥ法を適用することに依り、第四
の多結晶シリコン膜のパターニングを行って二重ゲート
構造ＴＦＴ負荷のの上側ゲート電極を兼ねたフィン９３
を形成する。
コン半導体基板５１にフィールド絶縁膜５２、ゲート絶
縁膜５３、ｎ＋ −不純物領域５４、第一の多結晶シリ
コン膜からなるドライバ・トランジスタのゲート電極５
５、ｎ＋ −ソース領域５７、ｎ＋ −ドレイン領域５
８、絶縁膜５９、第二の多結晶シリコン膜からなるＴＦ
Ｔのゲート電極６１、ＴＦＴのゲート絶縁膜６２、第三
の多結晶シリコン膜からなるＴＦＴのソース領域及びド
レイン領域及びチャネル領域やＶＣＣ供給線などが形成
されている状態にあるものとする。 ３３−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉＯ２ からなる絶縁膜９２を形成する。 ３３−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕である第四の多結晶シリコン膜を形成する。 ３３−（４） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０２０〔ｃｍ−３〕として第四の多結晶シリコン
膜にＰの導入を行う。 ３３−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とするＲＩＥ法を適用することに依り、第四
の多結晶シリコン膜のパターニングを行って二重ゲート
構造ＴＦＴ負荷のの上側ゲート電極を兼ねたフィン９３
を形成する。
【００８７】図３４参照
３４−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕のＳｉ３ Ｎ４ からなる絶縁膜９４及び厚さ例えば
５００〔Å〕のＳｉＯ２ からなる絶縁膜９５を順に形
成する。 ３４−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（ＳｉＯ２
用とＳｉ３ Ｎ４用）とＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とするＲＩＥ法を適用することに依り、絶縁
膜９５及び９４、第四の多結晶シリコン膜、絶縁膜９２
、第三の多結晶シリコン膜、絶縁膜６２、第二の多結晶
シリコン膜、絶縁膜５９の選択的エッチングを行って表
面から第一の多結晶シリコン膜である駆動用トランジス
タのゲート電極に達する相互接続コンタクト・ホール９
５Ａを形成する。
〕のＳｉ３ Ｎ４ からなる絶縁膜９４及び厚さ例えば
５００〔Å〕のＳｉＯ２ からなる絶縁膜９５を順に形
成する。 ３４−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／Ｈｅ（ＳｉＯ２
用とＳｉ３ Ｎ４用）とＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とするＲＩＥ法を適用することに依り、絶縁
膜９５及び９４、第四の多結晶シリコン膜、絶縁膜９２
、第三の多結晶シリコン膜、絶縁膜６２、第二の多結晶
シリコン膜、絶縁膜５９の選択的エッチングを行って表
面から第一の多結晶シリコン膜である駆動用トランジス
タのゲート電極に達する相互接続コンタクト・ホール９
５Ａを形成する。
【００８８】図３５参照
３５−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５００〔Å
〕の第五の多結晶シリコン膜を形成する。 ３５−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ３５−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲ
ＩＥ法を適用することに依り、第五の多結晶シリコン膜
のパターニングを行ってメモリ・キャパシタの蓄積電極
９６を形成する。
〕の第五の多結晶シリコン膜を形成する。 ３５−（２） 熱拡散法を適用することに依り、前記第五の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ３５−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲ
ＩＥ法を適用することに依り、第五の多結晶シリコン膜
のパターニングを行ってメモリ・キャパシタの蓄積電極
９６を形成する。
【００８９】図３６参照
３６−（１）
ＨＦ水溶液中に浸漬してＳｉＯ２ からなる絶縁膜９５
を除去する。 ３６−（２） この後、メモリ・キャパシタ用誘電体膜の形成など、図
１３乃至図２２について説明した第三実施例に於ける工
程２１−（１）以下と同じ工程を経て完成させれば良い
。
を除去する。 ３６−（２） この後、メモリ・キャパシタ用誘電体膜の形成など、図
１３乃至図２２について説明した第三実施例に於ける工
程２１−（１）以下と同じ工程を経て完成させれば良い
。
【００９０】図３３乃至図３６について説明した第五実
施例は、図１３乃至図２２について説明した実施例と比
較すると、二重ゲート構造ＴＦＴ負荷の上側のゲート電
極兼メモリ・キャパシタのフィンとメモリ・キャパシタ
の蓄積電極の構成が改変されている。通常、多結晶シリ
コン膜をエッチングする際、下地がＳｉ３ Ｎ４ であ
るよりもＳｉＯ２ である方が選択比を確保できるから
エッチング・ストッパとして好都合であり、第五実施例
ではメモリ・キャパシタの蓄積電極を容易に形成できる
旨の利点がある。唯、二重ゲート構造ＴＦＴ負荷の上側
ゲート電極とメモリ・キャパシタの蓄積電極とを別個に
パターニングする為、マスク工程が一回増加しているの
であるが、それでも、相互接続を一回で実施しているこ
とから、従来の変わりないマスク工程で実現できる。
施例は、図１３乃至図２２について説明した実施例と比
較すると、二重ゲート構造ＴＦＴ負荷の上側のゲート電
極兼メモリ・キャパシタのフィンとメモリ・キャパシタ
の蓄積電極の構成が改変されている。通常、多結晶シリ
コン膜をエッチングする際、下地がＳｉ３ Ｎ４ であ
るよりもＳｉＯ２ である方が選択比を確保できるから
エッチング・ストッパとして好都合であり、第五実施例
ではメモリ・キャパシタの蓄積電極を容易に形成できる
旨の利点がある。唯、二重ゲート構造ＴＦＴ負荷の上側
ゲート電極とメモリ・キャパシタの蓄積電極とを別個に
パターニングする為、マスク工程が一回増加しているの
であるが、それでも、相互接続を一回で実施しているこ
とから、従来の変わりないマスク工程で実現できる。
【００９１】図３７並びに図３８は本発明の第六実施例
を解説する為の工程要所に於ける二重ゲート構造ＴＦＴ
負荷型ＳＲＡＭの要部切断側面図をそれぞれ表し、以下
、これ等の図を参照しつつ詳細に説明する。尚、図１３
乃至図２２について説明した第三実施例に於ける工程の
始めから工程２０−（１）まで、即ち、絶縁膜８１を除
去するまでは本実施例でも同じであるから説明を省略し
て次の段階から説明する。
を解説する為の工程要所に於ける二重ゲート構造ＴＦＴ
負荷型ＳＲＡＭの要部切断側面図をそれぞれ表し、以下
、これ等の図を参照しつつ詳細に説明する。尚、図１３
乃至図２２について説明した第三実施例に於ける工程の
始めから工程２０−（１）まで、即ち、絶縁膜８１を除
去するまでは本実施例でも同じであるから説明を省略し
て次の段階から説明する。
【００９２】図３７参照
３７−（１）
ここで、二重ゲート構造ＴＦＴ負荷型ＳＲＡＭは、シリ
コン半導体基板５１にフィールド絶縁膜５２、ゲート絶
縁膜５３、ｎ＋ −不純物領域５４、第一の多結晶シリ
コン膜からなるドライバ・トランジスタのゲート電極５
５、ｎ＋ −ソース領域５７、ｎ＋ −ドレイン領域５
８、絶縁膜５９、第二の多結晶シリコン膜からなるＴＦ
Ｔ負荷の下側ゲート電極６１、ＴＦＴ負荷のゲート絶縁
膜６２、第三の多結晶シリコン膜からなるＴＦＴ負荷の
ソース領域及びドレイン領域及びチャネル領域やＶＣＣ
電源レベル供給線、Ｓｉ３ Ｎ４ からなるエッチング
・ストッパとして作用する絶縁膜７９、ＴＦＴ負荷の上
側ゲート電極を兼ねたメモリ・キャパシタのフィン８０
、メモリ・キャパシタの蓄積電極８２などが形成され、
そして、絶縁膜８１は除去された状態にあるものとする
。 ３７−（２） ＣＶＤ法を適用することに依り、メモリ・キャパシタの
蓄積電極８２及び二重ゲート構造ＴＦＴ負荷の上側ゲー
ト電極を兼ねたメモリ・キャパシタのフィン８０の表面
にＳｉ３ Ｎ４ からなる厚さ例えば１００〔Å〕のメ
モリ・キャパシタ用誘電体膜８３を形成する。 ３７−（３） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕の第六の多結晶シリコン膜を形成する。 ３７−（４） 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ３７−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とＣＨＦ３ ／Ｈｅ（Ｓｉ３ Ｎ４ 用）と
するＲＩＥ法を適用することに依り、第六の多結晶シリ
コン膜のパターニングを行ってメモリ・キャパシタの対
向電極８４を形成し、引き続いて、Ｓｉ３ Ｎ４ から
なるエッチング・ストッパとして作用する絶縁膜７９を
同一のマスクを利用して選択的に除去する。
コン半導体基板５１にフィールド絶縁膜５２、ゲート絶
縁膜５３、ｎ＋ −不純物領域５４、第一の多結晶シリ
コン膜からなるドライバ・トランジスタのゲート電極５
５、ｎ＋ −ソース領域５７、ｎ＋ −ドレイン領域５
８、絶縁膜５９、第二の多結晶シリコン膜からなるＴＦ
Ｔ負荷の下側ゲート電極６１、ＴＦＴ負荷のゲート絶縁
膜６２、第三の多結晶シリコン膜からなるＴＦＴ負荷の
ソース領域及びドレイン領域及びチャネル領域やＶＣＣ
電源レベル供給線、Ｓｉ３ Ｎ４ からなるエッチング
・ストッパとして作用する絶縁膜７９、ＴＦＴ負荷の上
側ゲート電極を兼ねたメモリ・キャパシタのフィン８０
、メモリ・キャパシタの蓄積電極８２などが形成され、
そして、絶縁膜８１は除去された状態にあるものとする
。 ３７−（２） ＣＶＤ法を適用することに依り、メモリ・キャパシタの
蓄積電極８２及び二重ゲート構造ＴＦＴ負荷の上側ゲー
ト電極を兼ねたメモリ・キャパシタのフィン８０の表面
にＳｉ３ Ｎ４ からなる厚さ例えば１００〔Å〕のメ
モリ・キャパシタ用誘電体膜８３を形成する。 ３７−（３） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕の第六の多結晶シリコン膜を形成する。 ３７−（４） 熱拡散法を適用することに依り、前記第六の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ３７−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ （多結晶シ
リコン用）とＣＨＦ３ ／Ｈｅ（Ｓｉ３ Ｎ４ 用）と
するＲＩＥ法を適用することに依り、第六の多結晶シリ
コン膜のパターニングを行ってメモリ・キャパシタの対
向電極８４を形成し、引き続いて、Ｓｉ３ Ｎ４ から
なるエッチング・ストッパとして作用する絶縁膜７９を
同一のマスクを利用して選択的に除去する。
【００９３】図３８参照
３８−（１）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕のＳｉＯ２ からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図６及び図１１と同様、二層の絶縁膜
を一体にして表してあり、これを絶縁膜８５とする。 ３８−（２） 絶縁膜８５をリフローして平坦化する為の熱処理を行う
。 ３８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜８５等の選択的エッチ
ングを行って接地線コンタクト・ホールを形成する。 ３８−（４） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕の第七の多結晶シリコン膜を形成する。 ３８−（５） 熱拡散法を適用することに依り、前記第７の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ３８−（６） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲ
ＩＥ法を適用することに依り、第七の多結晶シリコン膜
のパターニングを行ってＶＳＳ電源レベル供給線８６を
形成する。 ３８−（７） ＣＶＤ法を適用することに依り、厚さ例えば５０００〔
Å〕のＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａ
ｔｅ ｇｌａｓｓ）からなる絶縁膜８７を形成する。 ３８−（８） 絶縁膜８７をリフローして平坦化する為の熱処理を行う
。 ３８−（９） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ などとする
ＲＩＥ法を適用することに依り、絶縁膜８７等の選択的
エッチングを行ってビット線コンタクト・ホール（図で
は見えない）を形成する。 ３８−（１０） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線８８を形成する。
Å〕のＳｉＯ２ からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図６及び図１１と同様、二層の絶縁膜
を一体にして表してあり、これを絶縁膜８５とする。 ３８−（２） 絶縁膜８５をリフローして平坦化する為の熱処理を行う
。 ３８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ３ ／ＨｅとするＲＩＥ
法を適用することに依り、絶縁膜８５等の選択的エッチ
ングを行って接地線コンタクト・ホールを形成する。 ３８−（４） ＣＶＤ法を適用することに依り、厚さ例えば１０００〔
Å〕の第七の多結晶シリコン膜を形成する。 ３８−（５） 熱拡散法を適用することに依り、前記第７の多結晶シリ
コン膜に例えば１×１０２１〔ｃｍ−３〕のＰを拡散す
る。 ３８−（６） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＣｌ４ ／Ｏ２ とするＲ
ＩＥ法を適用することに依り、第七の多結晶シリコン膜
のパターニングを行ってＶＳＳ電源レベル供給線８６を
形成する。 ３８−（７） ＣＶＤ法を適用することに依り、厚さ例えば５０００〔
Å〕のＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａ
ｔｅ ｇｌａｓｓ）からなる絶縁膜８７を形成する。 ３８−（８） 絶縁膜８７をリフローして平坦化する為の熱処理を行う
。 ３８−（９） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ４ ／Ｏ２ などとする
ＲＩＥ法を適用することに依り、絶縁膜８７等の選択的
エッチングを行ってビット線コンタクト・ホール（図で
は見えない）を形成する。 ３８−（１０） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線８８を形成する。
【００９４】図３７及び図３８について説明した第六実
施例は転送トランジスタのソース領域（図示せず）にＡ
ｌからなるビット線８８をコンタクトさせる際に大変に
良い結果が得られるものである。即ち、前記工程３８−
（９）で説明してあるように、図では見えない箇所にビ
ット線コンタクト・ホールを形成するのであるが、その
場合、Ｓｉ３ Ｎ４ からなる絶縁膜７９を挟んで、上
側にはＰＳＧ膜が、また、下側にはＳｉＯ２ 膜がそれ
ぞれ積層されている部分をエッチングし、レジスト・マ
スクを酸素プラズマなどで除去する必要がある。ところ
が、その際、ビット線コンタクト・ホールの底には自然
酸化膜が生成されるので、Ａｌのビット線８８を形成す
る前にフッ酸処理して除去しなければならない。そのよ
うにした場合、Ｓｉ３ Ｎ４ からなる絶縁膜７９は余
り影響を受けないがＰＳＧ膜とＳｉＯ２ 膜がエッチン
グされ、その部分のホール径が拡がってしまう。従って
、Ｓｉ３ Ｎ４ からなる絶縁膜７９のみがビット線コ
ンタクト・ホール内に突出した状態になってしまい、そ
こにＡｌ膜を形成した場合、断線を生ずることになる。 然しながら、第六実施例では、メモリ・キャパシタの対
向電極８４を形成する段階でＳｉ３ Ｎ４ からなる絶
縁膜７９をパターニングしてしまうから、前記のような
問題は起きない。また、Ｓｉ３ Ｎ４ からなる絶縁膜
７９は対向電極８４と同一のマスクを利用して除去して
いるので、マスク工程が増加することはない。
施例は転送トランジスタのソース領域（図示せず）にＡ
ｌからなるビット線８８をコンタクトさせる際に大変に
良い結果が得られるものである。即ち、前記工程３８−
（９）で説明してあるように、図では見えない箇所にビ
ット線コンタクト・ホールを形成するのであるが、その
場合、Ｓｉ３ Ｎ４ からなる絶縁膜７９を挟んで、上
側にはＰＳＧ膜が、また、下側にはＳｉＯ２ 膜がそれ
ぞれ積層されている部分をエッチングし、レジスト・マ
スクを酸素プラズマなどで除去する必要がある。ところ
が、その際、ビット線コンタクト・ホールの底には自然
酸化膜が生成されるので、Ａｌのビット線８８を形成す
る前にフッ酸処理して除去しなければならない。そのよ
うにした場合、Ｓｉ３ Ｎ４ からなる絶縁膜７９は余
り影響を受けないがＰＳＧ膜とＳｉＯ２ 膜がエッチン
グされ、その部分のホール径が拡がってしまう。従って
、Ｓｉ３ Ｎ４ からなる絶縁膜７９のみがビット線コ
ンタクト・ホール内に突出した状態になってしまい、そ
こにＡｌ膜を形成した場合、断線を生ずることになる。 然しながら、第六実施例では、メモリ・キャパシタの対
向電極８４を形成する段階でＳｉ３ Ｎ４ からなる絶
縁膜７９をパターニングしてしまうから、前記のような
問題は起きない。また、Ｓｉ３ Ｎ４ からなる絶縁膜
７９は対向電極８４と同一のマスクを利用して除去して
いるので、マスク工程が増加することはない。
【００９５】
【発明の効果】本発明に依る半導体記憶装置及びその製
造方法に於いては、一対の転送トランジスタ及び一対の
ドライバ・トランジスタ及び一対の二重ゲート構造ＴＦ
Ｔ負荷を含んで構成され、且つ、二重ゲート構造ＴＦＴ
負荷の上側ゲート電極を兼ねたメモリ・キャパシタの蓄
積電極及びドレイン及び下側ゲート電極とドライバ・ト
ランジスタのゲート電極或いはドレインとが相互に接続
される接続領域をもつと共に二重ゲート構造ＴＦＴ負荷
の上側ゲート電極を兼ねたメモリ・キャパシタの蓄積電
極を覆うメモリ・キャパシタ用誘電体膜を介して積層さ
れた対向電極をもつメモリ・セルを備えるよう構成され
る。
造方法に於いては、一対の転送トランジスタ及び一対の
ドライバ・トランジスタ及び一対の二重ゲート構造ＴＦ
Ｔ負荷を含んで構成され、且つ、二重ゲート構造ＴＦＴ
負荷の上側ゲート電極を兼ねたメモリ・キャパシタの蓄
積電極及びドレイン及び下側ゲート電極とドライバ・ト
ランジスタのゲート電極或いはドレインとが相互に接続
される接続領域をもつと共に二重ゲート構造ＴＦＴ負荷
の上側ゲート電極を兼ねたメモリ・キャパシタの蓄積電
極を覆うメモリ・キャパシタ用誘電体膜を介して積層さ
れた対向電極をもつメモリ・セルを備えるよう構成され
る。
【００９６】前記したところから明らかなように、本発
明では、ドライバ・トランジスタのゲート電極と二重ゲ
ート構造ＴＦＴ負荷のゲート電極及び同じくドレインな
どの相互接続を同一の箇所で同一のコンタクト・ホール
を利用して接続し得る構成にしたことから、ドライバ・
トランジスタと二重ゲート構造ＴＦＴ負荷との相互接続
の為のコンタクト・ホール形成は一回で済むことになり
、また、メモリ・キャパシタを作り込むのに二重ゲート
構造ＴＦＴ負荷の上側ゲート電極を利用するようにして
いるので、寄生容量の他に意図的に別設されたメモリ・
キャパシタをもった放射線耐性が大きい二重ゲート構造
ＴＦＴ負荷型ＳＲＡＭを少ない製造工程数で容易且つ簡
単に歩留り良く製造することができるようになった。
明では、ドライバ・トランジスタのゲート電極と二重ゲ
ート構造ＴＦＴ負荷のゲート電極及び同じくドレインな
どの相互接続を同一の箇所で同一のコンタクト・ホール
を利用して接続し得る構成にしたことから、ドライバ・
トランジスタと二重ゲート構造ＴＦＴ負荷との相互接続
の為のコンタクト・ホール形成は一回で済むことになり
、また、メモリ・キャパシタを作り込むのに二重ゲート
構造ＴＦＴ負荷の上側ゲート電極を利用するようにして
いるので、寄生容量の他に意図的に別設されたメモリ・
キャパシタをもった放射線耐性が大きい二重ゲート構造
ＴＦＴ負荷型ＳＲＡＭを少ない製造工程数で容易且つ簡
単に歩留り良く製造することができるようになった。
【図１】本発明の第一実施例を解説する為の工程要所に
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
【図２】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
【図３】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
【図４】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
【図５】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
【図６】本発明の第一実施例を説明する為の工程要所に
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
【図７】本発明の第二実施例を説明する為の工程要所に
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
【図８】本発明の第二実施例を説明する為の工程要所に
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
【図９】本発明の第二実施例を説明する為の工程要所に
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切断
側面図である。
【図１０】本発明の第二実施例を説明する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図１１】本発明の第二実施例を説明する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図１２】本発明者らが実現させたＴＦＴ負荷型ＳＲＡ
Ｍの要部平面図である。
Ｍの要部平面図である。
【図１３】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図１４】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図１５】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図１６】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図１７】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図１８】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図１９】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図２０】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図２１】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図２２】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図２３】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
【図２４】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
【図２５】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
【図２６】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
【図２７】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
【図２８】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
【図２９】本発明の第三実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部平
面図である。
【図３０】本発明の第四実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図３１】本発明の第四実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図３２】本発明の第四実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図３３】本発明の第五実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図３４】本発明の第五実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図３５】本発明の第五実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図３６】本発明の第五実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図３７】本発明の第六実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図３８】本発明の第六実施例を解説する為の工程要所
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
に於ける二重ゲート構造ＴＦＴ負荷型ＳＲＡＭの要部切
断側面図である。
【図３９】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図４０】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図４１】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図４２】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図４３】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図４４】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図４５】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図４６】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図４７】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図４８】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図４９】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図５０】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図５１】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図５２】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図５３】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図５４】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図５５】高抵抗負荷型ＳＲＡＭの要部等価回路図であ
る。
る。
【図５６】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図５７】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図５８】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図５９】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図６０】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図６１】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図６２】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図６３】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図６４】ＴＦＴ負荷型ＳＲＡＭの要部等価回路図であ
る。
る。
【図６５】二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
【図６６】二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
【図６７】二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
１ シリコン半導体基板
２ フィールド絶縁膜
３ ゲート絶縁膜
３Ａ コンタクト・ホール
４ ゲート電極
５ ソース領域
５′ 不純物領域
６ ドレイン領域
７ 絶縁膜
８ 接地線
９ 絶縁膜
１５ 下側ゲート電極
１６ 下側ゲート絶縁膜
１６Ａ コンタクト・ホール
１７ ソース領域
１８ ドレイン領域
１９ チャネル領域
２３ 絶縁膜
２３Ａ 相互接続コンタクト・ホール２４ 二重ゲ
ート構造ＴＦＴ負荷の上側ゲート電極兼メモリ・キャパ
シタの蓄積電極 ２５ 絶縁膜 ２６ ビット線
ート構造ＴＦＴ負荷の上側ゲート電極兼メモリ・キャパ
シタの蓄積電極 ２５ 絶縁膜 ２６ ビット線
Claims (11)
- 【請求項１】一対の転送トランジスタ及び一対のドライ
バ・トランジスタ及び一対の二重ゲート構造ＴＦＴ負荷
を含んで構成され、且つ、二重ゲート構造ＴＦＴ負荷の
上側ゲート電極を兼ねたメモリ・キャパシタの蓄積電極
及びドレイン及び下側ゲート電極とドライバ・トランジ
スタのゲート電極或いはドレインとが相互に接続される
接続領域をもつと共に二重ゲート構造ＴＦＴ負荷の上側
ゲート電極を兼ねたメモリ・キャパシタの蓄積電極を覆
うメモリ・キャパシタ用誘電体膜を介して積層された対
向電極をもつメモリ・セルを備えてなることを特徴とす
る半導体記憶装置。 - 【請求項２】接続領域では、ドライバ・トランジスタの
ゲート電極或いはドレインの上方に少なくとも二重ゲー
ト構造ＴＦＴ負荷の下側ゲート電極及びドレイン及び上
側ゲート電極を兼ねたメモリ・キャパシタの蓄積電極が
それぞれ絶縁膜を介して積層され、且つ、上層にあるメ
モリ・キャパシタの蓄積電極は中間に在る電極とその側
面で接続される共に最下層とその表面で接続されてなる
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】メモリ・キャパシタの蓄積電極が少なくと
も一枚のフィンを備え且つ最下層のフィンが二重ゲート
構造ＴＦＴ負荷の上側ゲート電極を兼ねていることを特
徴とする請求項１記載の半導体記憶装置。 - 【請求項４】メモリ・セルの記憶状態に対応する二つの
電圧値の略中間の電位が印加される対向電極を備えてな
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項５】メモリ・キャパシタの蓄積電極及び二重ゲ
ート構造ＴＦＴ負荷の上側ゲート電極を兼ねたフィンの
平面で見たパターンが略同一であることを特徴とする請
求項３記載の半導体記憶装置。 - 【請求項６】二重ゲート構造ＴＦＴ負荷の上側ゲート電
極を兼ねたフィンとメモリ・キャパシタの蓄積電極との
間にはそれ等電極のパターンの外方にまで延在し且つ平
面で見たパターンが対向電極と略同一である絶縁膜が介
在してなることを特徴とする請求項３或いは５記載の半
導体記憶装置。 - 【請求項７】半導体基板の表面にフィールド絶縁膜を形
成してからゲート絶縁膜を形成する工程と、次いで、第
一の導電膜を成長させてからパターニングを行ってドラ
イバ・トランジスタのゲート電極を形成する工程と、次
いで、フィールド絶縁膜並びに第一の導電膜であるドラ
イバ・トランジスタのゲート電極をマスクとして不純物
の導入を行い不純物領域を形成してから第一の絶縁膜を
形成する工程と、次いで、第二の導電膜を成長させパタ
ーニングを行って二重ゲート構造ＴＦＴ負荷の下側ゲー
ト電極を形成してから第二の絶縁膜である下側ゲート絶
縁膜を形成する工程と、次いで、第三の導電膜を成長さ
せ選択的な不純物導入とパターニングを行って二重ゲー
ト構造ＴＦＴ負荷のソース領域及びドレイン領域及びチ
ャネル領域を形成してから第三の絶縁膜である上側ゲー
ト絶縁膜を形成する工程と、次いで、第三の絶縁膜であ
る上側ゲート絶縁膜及び第三の導電膜からなるドレイン
領域及び第二の絶縁膜である下側ゲート絶縁膜及び第二
の導電膜からなる下側ゲート電極及び第一の絶縁膜を選
択的に除去して第三の導電膜からなるドレイン領域の側
面と第二の導電膜からなる下側ゲート電極の側面と第一
の導電膜からなるドライバ・トランジスタのゲート電極
の表面を露出させる相互接続コンタクト・ホールを形成
する工程と、次いで、第三の導電膜からなるドレイン領
域の側面と第二の導電膜からなる下側ゲート電極の側面
と該第一の導電膜からなるドライバ・トランジスタのゲ
ート電極の表面にコンタクトする第四の導電膜を形成し
てからパターニングしメモリ・キャパシタの蓄積電極と
する工程と、次いで、メモリ・キャパシタの蓄積電極を
覆うメモリ・キャパシタ用誘電体膜並びに第五の導電膜
からなるメモリ・キャパシタの対向電極を順に形成する
工程とが含まれてなることを特徴とする半導体記憶装置
の製造方法。 - 【請求項８】第三の絶縁膜である上側ゲート絶縁膜に代
替してエッチング・ストッパとして作用する絶縁膜を形
成してから二重ゲート構造ＴＦＴ負荷の上側ゲート電極
兼メモリ・キャパシタの蓄積電極に於けるフィンとなる
導電膜並びにスペーサとして作用する絶縁膜を順に形成
した後に相互接続コンタクト・ホールを形成する工程と
、次いで、フィンとなる導電膜の側面と第三の導電膜か
らなるドレイン領域の側面と第二の導電膜からなる下側
ゲート電極の側面と第一の導電膜からなるドライバ・ト
ランジスタのゲート電極の表面にコンタクトする第四の
導電膜を形成する工程と、次いで、第四の導電膜をパタ
ーニングしメモリ・キャパシタの蓄積電極とすると共に
スペーサとして作用する絶縁膜及びフィンとなる導電膜
のパターニングを行う工程と、次いで、スペーサとして
作用する絶縁膜をエッチング・ストッパとして作用する
絶縁膜をストッパにして等方的に除去してからメモリ・
キャパシタの蓄積電極及びフィンとなる導電膜の表面を
覆うメモリ・キャパシタ用誘電体膜を形成する工程と、
次いで、メモリ・キャパシタの蓄積電極とメモリ・キャ
パシタ用誘電体膜を介して対向するメモリ・キャパシタ
の対向電極を形成する工程とが含まれてなることを特徴
とする請求項７記載の半導体記憶装置の製造方法。 - 【請求項９】メモリ・キャパシタのフィンとなる導電膜
の複数枚分にスペーサとして作用する絶縁膜をそれぞれ
介挿して成長させ、後に、これ等をメモリ・キャパシタ
の蓄積電極を形成する際に同時にパターニングする工程
が含まれてなることを特徴とする請求項７或いは８記載
の半導体記憶装置の製造方法。 - 【請求項１０】エッチング・ストッパとして作用する絶
縁膜をメモリ・キャパシタの対向電極を形成する際に同
時にパターニングする工程が含まれてなることを特徴と
する請求項８或いは９記載の半導体記憶装置の製造方法
。 - 【請求項１１】二重ゲート構造ＴＦＴ負荷の上側ゲート
絶縁膜上に二重ゲート構造ＴＦＴ負荷の上側ゲート電極
を兼ねたメモリ・キャパシタのフィンを形成し、次いで
、エッチング・ストッパとして作用する絶縁膜及びスペ
ーサとして作用する絶縁膜を順に形成してから相互接続
コンタクト・ホールを形成し、しかる後、前記二重ゲー
ト構造ＴＦＴ負荷の上側ゲート電極を兼ねたメモリ・キ
ャパシタのフィンに於ける側面と二重ゲート構造ＴＦＴ
負荷のドレイン領域の側面と二重ゲート構造ＴＦＴ負荷
の下側ゲート電極の側面とドライバ・トランジスタのゲ
ート電極の表面にコンタクトするメモリ・キャパシタの
蓄積電極を形成する工程が含まれてなることを特徴とす
る請求項８或いは９或いは１０記載の半導体記憶装置の
製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080420A JP2923699B2 (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置及びその製造方法 |
| DE69230625T DE69230625T2 (de) | 1991-03-20 | 1992-03-12 | Halbleiterspeicheranordnung mit einem Dünnschichttransistor und Herstellungsmethode für selben |
| EP92104326A EP0510344B1 (en) | 1991-03-20 | 1992-03-12 | Semiconductor memory device having thin film transistor and method of producing the same |
| KR1019920004607A KR960011180B1 (ko) | 1991-03-20 | 1992-03-20 | 박막 트랜지스터를 갖는 반도체 기억장치 및 그의 제조방법 |
| US08/373,502 US5521859A (en) | 1991-03-20 | 1995-01-17 | Semiconductor memory device having thin film transistor and method of producing the same |
| US08/441,441 US5514615A (en) | 1991-03-20 | 1995-05-15 | Method of producing a semiconductor memory device having thin film transistor load |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080420A JP2923699B2 (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04291958A true JPH04291958A (ja) | 1992-10-16 |
| JP2923699B2 JP2923699B2 (ja) | 1999-07-26 |
Family
ID=13717803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3080420A Expired - Fee Related JP2923699B2 (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2923699B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006157044A (ja) * | 2001-01-30 | 2006-06-15 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| US7067864B2 (en) | 2001-01-30 | 2006-06-27 | Renesas Technology Corp. | SRAM having an improved capacitor |
-
1991
- 1991-03-20 JP JP3080420A patent/JP2923699B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006157044A (ja) * | 2001-01-30 | 2006-06-15 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| US7067864B2 (en) | 2001-01-30 | 2006-06-27 | Renesas Technology Corp. | SRAM having an improved capacitor |
| US7488639B2 (en) | 2001-01-30 | 2009-02-10 | Renesas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device |
| US7893505B2 (en) | 2001-01-30 | 2011-02-22 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2923699B2 (ja) | 1999-07-26 |
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