JPH04289893A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH04289893A JPH04289893A JP5427191A JP5427191A JPH04289893A JP H04289893 A JPH04289893 A JP H04289893A JP 5427191 A JP5427191 A JP 5427191A JP 5427191 A JP5427191 A JP 5427191A JP H04289893 A JPH04289893 A JP H04289893A
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- 239000003990 capacitor Substances 0.000 claims abstract description 18
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- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に係り、
詳しくは、フラットパネルディスプレイの分野に用いて
好適な、薄膜トランジスタ（ＴＦＴ：ｔｈｉｎ ｆｉｌ
ｍ ｔｒａｎｓｉｓｔｏｒ）によるアクティブマトリク
ス型の液晶表示装置に関する。
詳しくは、フラットパネルディスプレイの分野に用いて
好適な、薄膜トランジスタ（ＴＦＴ：ｔｈｉｎ ｆｉｌ
ｍ ｔｒａｎｓｉｓｔｏｒ）によるアクティブマトリク
ス型の液晶表示装置に関する。
【０００２】近年、通常の陰極線管（ＣＲＴ：ｃａｔｈ
ｏｄｅ ｒａｙ ｔｕｂｅ）を用いた表示装置と比較し
て極めて薄型で、低消費電力であることから今後の表示
装置の主流となるべく液晶表示装置（ＬＣＤ：ｌｉｑｕ
ｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）が数多く開発
されている。
ｏｄｅ ｒａｙ ｔｕｂｅ）を用いた表示装置と比較し
て極めて薄型で、低消費電力であることから今後の表示
装置の主流となるべく液晶表示装置（ＬＣＤ：ｌｉｑｕ
ｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）が数多く開発
されている。
【０００３】現在、多数市場に出ている液晶表示装置は
、大別して、アクティブマトリクス型と単純マトリクス
型との２種類の液晶表示装置が一般的であり、中でも３
端子素子である薄膜トランジスタを用いたアクティブマ
トリクス型の液晶表示装置はＣＲＴに匹敵する高画質が
得られることから特に注目されている。
、大別して、アクティブマトリクス型と単純マトリクス
型との２種類の液晶表示装置が一般的であり、中でも３
端子素子である薄膜トランジスタを用いたアクティブマ
トリクス型の液晶表示装置はＣＲＴに匹敵する高画質が
得られることから特に注目されている。
【０００４】アクティブマトリクス型の液晶表示装置は
、複数の画素となるセルをそれぞれ単独に駆動するのと
同様の動作をさせることができ、表示容量の増大に伴っ
て表示するライン数が増加しても、単純マトリクス型の
ように駆動のデューティ比が低下してコントラストの低
下や視野角の減少をきたす等の問題が生じないという利
点があり、きめ細かい中間調の制御が可能であることか
ら薄型のフラットパネルディスプレイとして用途を拡げ
つつある。
、複数の画素となるセルをそれぞれ単独に駆動するのと
同様の動作をさせることができ、表示容量の増大に伴っ
て表示するライン数が増加しても、単純マトリクス型の
ように駆動のデューティ比が低下してコントラストの低
下や視野角の減少をきたす等の問題が生じないという利
点があり、きめ細かい中間調の制御が可能であることか
ら薄型のフラットパネルディスプレイとして用途を拡げ
つつある。
【０００５】しかし、アクティブマトリクス型の液晶表
示装置では、データドライバがアナログ回路主体の回路
構成となるため、データドライバ部分をＬＳＩ化した場
合にチップサイズが大きなものとなり、また、デジタル
回路と比較して製造歩留りも低いため、液晶表示装置全
体としてコストが高くなる。
示装置では、データドライバがアナログ回路主体の回路
構成となるため、データドライバ部分をＬＳＩ化した場
合にチップサイズが大きなものとなり、また、デジタル
回路と比較して製造歩留りも低いため、液晶表示装置全
体としてコストが高くなる。
【０００６】そこで、データドライバの低コスト化を図
ったアクティブマトリクス型の液晶表示装置が要求され
る。
ったアクティブマトリクス型の液晶表示装置が要求され
る。
【０００７】
【従来の技術】従来のこの種の液晶表示装置としては、
例えば、図５，６に示すようなものがあり、図５は従来
例の全体構成を示すブロック図、図６は図５の要部構成
を示す概略回路図である。
例えば、図５，６に示すようなものがあり、図５は従来
例の全体構成を示すブロック図、図６は図５の要部構成
を示す概略回路図である。
【０００８】以下、説明を容易にするために、４×４の
画素を有するモノクロの液晶表示装置を例に採り、その
構成を説明する。
画素を有するモノクロの液晶表示装置を例に採り、その
構成を説明する。
【０００９】図５に示す液晶表示装置１は、大別して、
インターフェース回路２、制御回路３、データドライバ
用のシフトレジスタ４、ゲートドライバ用のシフトレジ
スタ５、データドライバ６、ゲートドライバ７、液晶表
示パネル８から構成されており、データドライバ６は、
図６に示すように、第１信号保持回路９、第２信号保持
回路１０からなり、第１信号保持回路９は第１アナログ
スイッチＳ１１〜Ｓ１４、第１信号保持回路用キャパシ
タＣ１１〜Ｃ１４、バッファアンプＡ１１〜Ａ１４から
、第２信号保持回路１０は第２アナログスイッチＳ２１
〜Ｓ２４、第２信号保持回路用キャパシタＣ２１〜Ｃ２
４、バッファアンプＡ２１〜Ａ２４から構成され、ゲー
トドライバ６はバッファアンプＡＹ１〜ＡＹ２から構成
されている。
インターフェース回路２、制御回路３、データドライバ
用のシフトレジスタ４、ゲートドライバ用のシフトレジ
スタ５、データドライバ６、ゲートドライバ７、液晶表
示パネル８から構成されており、データドライバ６は、
図６に示すように、第１信号保持回路９、第２信号保持
回路１０からなり、第１信号保持回路９は第１アナログ
スイッチＳ１１〜Ｓ１４、第１信号保持回路用キャパシ
タＣ１１〜Ｃ１４、バッファアンプＡ１１〜Ａ１４から
、第２信号保持回路１０は第２アナログスイッチＳ２１
〜Ｓ２４、第２信号保持回路用キャパシタＣ２１〜Ｃ２
４、バッファアンプＡ２１〜Ａ２４から構成され、ゲー
トドライバ６はバッファアンプＡＹ１〜ＡＹ２から構成
されている。
【００１０】液晶表示パネル８は４×４のマトリクス構
造の液晶パネルであり、各画素毎にスイッチング素子と
しての薄膜トランジスタＱ、及び液晶ＣＬを有している
。 インターフェース回路２は、外部から入力される、水平
同期信号ＨＳ、垂直同期信号ＶＳ、画像信号ＶＤ、クロ
ック信号ＣＬＫ を取り込むものである。
造の液晶パネルであり、各画素毎にスイッチング素子と
しての薄膜トランジスタＱ、及び液晶ＣＬを有している
。 インターフェース回路２は、外部から入力される、水平
同期信号ＨＳ、垂直同期信号ＶＳ、画像信号ＶＤ、クロ
ック信号ＣＬＫ を取り込むものである。
【００１１】制御回路３は、インターフェース回路２に
よって取り込まれた各種信号を液晶表示パネル８を駆動
するための信号に変換する回路であり、スタートパルス
ＳＰ１ 、及びシフトクロックＣＫ１ をデータドライ
バ用のシフトレジスタ４に、スタートパルスＳＰ２ 、
及びシフトクロックＣＫ２ をゲートドライバ用のシフ
トレジスタ５に、出力パルスＯＰ、及び信号Ｓをデータ
ドライバ６に、それぞれ出力するものである。
よって取り込まれた各種信号を液晶表示パネル８を駆動
するための信号に変換する回路であり、スタートパルス
ＳＰ１ 、及びシフトクロックＣＫ１ をデータドライ
バ用のシフトレジスタ４に、スタートパルスＳＰ２ 、
及びシフトクロックＣＫ２ をゲートドライバ用のシフ
トレジスタ５に、出力パルスＯＰ、及び信号Ｓをデータ
ドライバ６に、それぞれ出力するものである。
【００１２】シフトレジスタ４は、スタートパルスＳＰ
１ 、シフトクロックＣＫ１ に基づいてデータドライ
バ６内の信号保持回路９，１０への制御信号Ｄ１〜Ｄ４
を生成し、出力するものであり、シフトレジスタ５は、
スタートパルスＳＰ２ 、シフトクロックＣＫ２ に基
づいてゲートドライバ７への制御信号Ｇ１〜Ｇ４を生成
し、出力するものである。
１ 、シフトクロックＣＫ１ に基づいてデータドライ
バ６内の信号保持回路９，１０への制御信号Ｄ１〜Ｄ４
を生成し、出力するものであり、シフトレジスタ５は、
スタートパルスＳＰ２ 、シフトクロックＣＫ２ に基
づいてゲートドライバ７への制御信号Ｇ１〜Ｇ４を生成
し、出力するものである。
【００１３】データドライバ６は、液晶表示パネル２の
各画素に書き込みを行うべく、液晶ＣＬにアナログ信号
Ｘ１〜Ｘ４を出力するものであり、ゲートドライバ７は
、薄膜トランジスタＱのゲートにゲート信号Ｙ１〜Ｙ４
を出力し、薄膜トランジスタＱのオン・オフ動作を制御
するものである。
各画素に書き込みを行うべく、液晶ＣＬにアナログ信号
Ｘ１〜Ｘ４を出力するものであり、ゲートドライバ７は
、薄膜トランジスタＱのゲートにゲート信号Ｙ１〜Ｙ４
を出力し、薄膜トランジスタＱのオン・オフ動作を制御
するものである。
【００１４】以上の構成において、作用を説明する。ま
ず、画像表示のための信号として、水平同期信号ＨＳ、
垂直同期信号ＶＳ、画像信号ＶＤ、クロック信号ＣＬＫ
が、例えば、パソコン等の画像信号出力装置からイン
ターフェース回路２を介して制御回路３に入力され、制
御回路３により、これら水平同期信号ＨＳ、垂直同期信
号ＶＳ、画像信号ＶＤ、クロック信号ＣＬＫ が液晶表
示パネル８の駆動のための信号に変換される。
ず、画像表示のための信号として、水平同期信号ＨＳ、
垂直同期信号ＶＳ、画像信号ＶＤ、クロック信号ＣＬＫ
が、例えば、パソコン等の画像信号出力装置からイン
ターフェース回路２を介して制御回路３に入力され、制
御回路３により、これら水平同期信号ＨＳ、垂直同期信
号ＶＳ、画像信号ＶＤ、クロック信号ＣＬＫ が液晶表
示パネル８の駆動のための信号に変換される。
【００１５】図７に示すように、水平同期信号ＨＳ間の
画像信号が１ライン分の信号であり、これを液晶表示パ
ネル２の１ライン分に表示するため、直列信号として与
えられる画像信号ＶＤがデータドライバ６の第１保持回
路９に制御信号Ｄ１〜Ｄ４のタイミングでサンプルホー
ルドされる。
画像信号が１ライン分の信号であり、これを液晶表示パ
ネル２の１ライン分に表示するため、直列信号として与
えられる画像信号ＶＤがデータドライバ６の第１保持回
路９に制御信号Ｄ１〜Ｄ４のタイミングでサンプルホー
ルドされる。
【００１６】すなわち、制御信号Ｄ１〜Ｄ４はスタート
パルスＳＰ１ によりトリガされ、クロックＣＫ１ の
タイミングでシフトレジスタＳＲ１ からの制御信号Ｄ
１〜Ｄ４が第１アナログスイッチＳ１１〜Ｓ１４をオン
することにより、制御回路３からの信号Ｓが第１信号保
持回路用キャパシタＣ１１〜Ｃ１４に保持されてサンプ
ルホールドが完了する。
パルスＳＰ１ によりトリガされ、クロックＣＫ１ の
タイミングでシフトレジスタＳＲ１ からの制御信号Ｄ
１〜Ｄ４が第１アナログスイッチＳ１１〜Ｓ１４をオン
することにより、制御回路３からの信号Ｓが第１信号保
持回路用キャパシタＣ１１〜Ｃ１４に保持されてサンプ
ルホールドが完了する。
【００１７】そして、第１信号保持回路９へのサンプル
ホールドが完了した後、制御回路３からの出力パルスＯ
Ｐによって第２アナログスイッチＳ２１〜Ｓ２４がオン
し、第１信号保持回路用キャパシタＣ１１〜Ｃ１４に保
持された信号が一斉に第２信号保持回路１０に転送され
、第１信号保持回路９は次のラインの画像信号の保持の
ために明け渡される。
ホールドが完了した後、制御回路３からの出力パルスＯ
Ｐによって第２アナログスイッチＳ２１〜Ｓ２４がオン
し、第１信号保持回路用キャパシタＣ１１〜Ｃ１４に保
持された信号が一斉に第２信号保持回路１０に転送され
、第１信号保持回路９は次のラインの画像信号の保持の
ために明け渡される。
【００１８】第２信号保持回路１０に転送されたアナロ
グ信号Ｘ１〜Ｘ４は、データドライバ６からせデータラ
インＤＬに出力される。このとき、図６に示すように、
データラインＤＬは分布抵抗ｒ１、及び分布容量ｃ１を
有するため、アナログ信号Ｘ１〜Ｘ４は容量ｃ１を充電
しながら薄膜トランジスタＱに到達する。
グ信号Ｘ１〜Ｘ４は、データドライバ６からせデータラ
インＤＬに出力される。このとき、図６に示すように、
データラインＤＬは分布抵抗ｒ１、及び分布容量ｃ１を
有するため、アナログ信号Ｘ１〜Ｘ４は容量ｃ１を充電
しながら薄膜トランジスタＱに到達する。
【００１９】一方、薄膜トランジスタＱのゲートに印加
されるゲート信号Ｙ１〜Ｙ４は、シフトレジスタ５から
の制御信号Ｇ１〜Ｇ４をレベル変換して生成され、制御
信号Ｇ１〜Ｇ４は制御回路３からのスタートパルスＳＰ
２ によって起動されるシフトレジスタ５に、シフトク
ロックＣＫ２ が与えられることにより生成される。
されるゲート信号Ｙ１〜Ｙ４は、シフトレジスタ５から
の制御信号Ｇ１〜Ｇ４をレベル変換して生成され、制御
信号Ｇ１〜Ｇ４は制御回路３からのスタートパルスＳＰ
２ によって起動されるシフトレジスタ５に、シフトク
ロックＣＫ２ が与えられることにより生成される。
【００２０】そして、ゲート信号Ｙ１〜Ｙ４によって薄
膜トランジスタがオンし、データラインＤＬのアナログ
信号Ｘ１〜Ｘ４が液晶ＬＣに書き込まれる。
膜トランジスタがオンし、データラインＤＬのアナログ
信号Ｘ１〜Ｘ４が液晶ＬＣに書き込まれる。
【００２１】このとき、図６に示すように、ゲートライ
ンＧＬも前述のデータラインＤＬと同様に、分布抵抗ｒ
２、及び分布容量ｃ２を有するため、ゲート信号Ｙ１〜
Ｙ４は容量ｃ２を充電しながら薄膜トランジスタＱのゲ
ートに到達するため、薄膜トランジスタＱのゲートに到
達するまで、ある程度の時間を要する。。
ンＧＬも前述のデータラインＤＬと同様に、分布抵抗ｒ
２、及び分布容量ｃ２を有するため、ゲート信号Ｙ１〜
Ｙ４は容量ｃ２を充電しながら薄膜トランジスタＱのゲ
ートに到達するため、薄膜トランジスタＱのゲートに到
達するまで、ある程度の時間を要する。。
【００２２】以上の信号電圧が順次書き込まれる動作が
全ての画素に対して行われることにより、１画面（１フ
レーム）の書き込みが終了し、次の垂直同期信号ＶＳの
待ち状態となる。
全ての画素に対して行われることにより、１画面（１フ
レーム）の書き込みが終了し、次の垂直同期信号ＶＳの
待ち状態となる。
【００２３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の液晶表示装置にあっては、データドライバ６
は、第１信号保持回路９、第２信号保持回路１０から構
成され、さらに、第１信号保持回路９は第１アナログス
イッチＳ１１〜Ｓ１４、第１信号保持回路用キャパシタ
Ｃ１１〜Ｃ１４、バッファアンプＡ１１〜Ａ１４から、
第２信号保持回路１０は第２アナログスイッチＳ２１〜
Ｓ２４、第２信号保持回路用キャパシタＣ２１〜Ｃ２４
、バッファアンプＡ２１〜Ａ２４からなるという構成と
なっていたため、以下に述べるような問題点があった。
うな従来の液晶表示装置にあっては、データドライバ６
は、第１信号保持回路９、第２信号保持回路１０から構
成され、さらに、第１信号保持回路９は第１アナログス
イッチＳ１１〜Ｓ１４、第１信号保持回路用キャパシタ
Ｃ１１〜Ｃ１４、バッファアンプＡ１１〜Ａ１４から、
第２信号保持回路１０は第２アナログスイッチＳ２１〜
Ｓ２４、第２信号保持回路用キャパシタＣ２１〜Ｃ２４
、バッファアンプＡ２１〜Ａ２４からなるという構成と
なっていたため、以下に述べるような問題点があった。
【００２４】すなわち、前述の従来例の説明は、説明を
容易にするために、４×４の画素を有するモノクロの液
晶表示装置を例に採って説明したが、実際の液晶表示装
置は、水平（Ｘ）方向に６４０ 、垂直 （Ｙ） 方向
に４００〜４８０程度に分割された画素を持ち、さらに
、カラー表示のためにはＲ（ｒｅｄ），Ｇ（ｇｒｅｅｎ
），Ｂ（Ｂｌｕｅ）の３プレーン分の画素を備えたもの
が一般的である。
容易にするために、４×４の画素を有するモノクロの液
晶表示装置を例に採って説明したが、実際の液晶表示装
置は、水平（Ｘ）方向に６４０ 、垂直 （Ｙ） 方向
に４００〜４８０程度に分割された画素を持ち、さらに
、カラー表示のためにはＲ（ｒｅｄ），Ｇ（ｇｒｅｅｎ
），Ｂ（Ｂｌｕｅ）の３プレーン分の画素を備えたもの
が一般的である。
【００２５】したがって、液晶表示パネルを駆動するド
ライバの規模は、この画素数に比例して増えるため、液
晶表示装置が高精細になればなるほどドライバの規模が
大きくなり、液晶表示装置全体に占めるドライバの価格
比が大きくなる。
ライバの規模は、この画素数に比例して増えるため、液
晶表示装置が高精細になればなるほどドライバの規模が
大きくなり、液晶表示装置全体に占めるドライバの価格
比が大きくなる。
【００２６】ドライバの中でも、特にデータドライバは
、バッファアンプと容量値の大きなキャパシタとを含む
アナログ回路が主体の回路であるため、ＬＳＩ化した場
合、例えば、データドライバを１２０ 回路作りつけた
ＬＳＩの場合、チップ面積は１０ｍｍ×１０ｍｍ程度に
もなってしまうというように、チップサイズが大きくな
ってしまうという問題点があった。
、バッファアンプと容量値の大きなキャパシタとを含む
アナログ回路が主体の回路であるため、ＬＳＩ化した場
合、例えば、データドライバを１２０ 回路作りつけた
ＬＳＩの場合、チップ面積は１０ｍｍ×１０ｍｍ程度に
もなってしまうというように、チップサイズが大きくな
ってしまうという問題点があった。
【００２７】また、アナログ回路はデジタル回路と比較
して製造歩留りも低いため、一般に、データドライバは
非常に高価格となり、液晶表示装置全体としてコストが
高くなるという問題点があった。
して製造歩留りも低いため、一般に、データドライバは
非常に高価格となり、液晶表示装置全体としてコストが
高くなるという問題点があった。
【００２８】［目的］そこで本発明は、データドライバ
を小型・低コスト化することで、安価な液晶表示装置を
提供することを目的としている。
を小型・低コスト化することで、安価な液晶表示装置を
提供することを目的としている。
【００２９】
【課題を解決するための手段】本発明による液晶表示装
置は上記目的達成のため、その原理説明図を図１に示す
ように、互いに直交する複数のゲートラインＧＬ、及び
データラインＤＬの交点に対応するセルをマトリクス状
に複数配置してなる液晶表示パネル８と、該ゲートライ
ンＧＬを分割し、分割したゲートラインＧＬに対してそ
れぞれ異なる位相で駆動して所定の電圧を該表示パネル
の各セルに印加する複数のゲートドライバ７と、該デー
タラインＤＬ毎に１つの信号保持用キャパシタＣを有し
、該データラインＤＬを介して該液晶表示パネル８の各
セルに所定の電圧を印加するデータドライバ６とを備え
るように構成している。
置は上記目的達成のため、その原理説明図を図１に示す
ように、互いに直交する複数のゲートラインＧＬ、及び
データラインＤＬの交点に対応するセルをマトリクス状
に複数配置してなる液晶表示パネル８と、該ゲートライ
ンＧＬを分割し、分割したゲートラインＧＬに対してそ
れぞれ異なる位相で駆動して所定の電圧を該表示パネル
の各セルに印加する複数のゲートドライバ７と、該デー
タラインＤＬ毎に１つの信号保持用キャパシタＣを有し
、該データラインＤＬを介して該液晶表示パネル８の各
セルに所定の電圧を印加するデータドライバ６とを備え
るように構成している。
【００３０】
【作用】本発明では、ゲートラインが分割されて、この
分割されたゲートラインがそれぞれ異なる位相で複数の
ゲートドライバにより駆動されることによりセルに対す
るデータの書き込み時間が長くとれ、データライン毎に
１つの信号保持用キャパシタが対応するようにデータド
ライバが構成される。
分割されたゲートラインがそれぞれ異なる位相で複数の
ゲートドライバにより駆動されることによりセルに対す
るデータの書き込み時間が長くとれ、データライン毎に
１つの信号保持用キャパシタが対応するようにデータド
ライバが構成される。
【００３１】すなわち、データの書き込み時間が充分に
確保されつつ、データドライバの小型・低コスト化が図
られ、液晶表示装置の低コスト化が図られる。
確保されつつ、データドライバの小型・低コスト化が図
られ、液晶表示装置の低コスト化が図られる。
【００３２】
【実施例】以下、本発明を図面に基づいて説明する。図
２，３は本発明に係る液晶表示装置の一実施例を示す図
であり、図２は本実施例の全体構成を示すブロック図、
図３は図２の要部構成を示す概略回路図である。
２，３は本発明に係る液晶表示装置の一実施例を示す図
であり、図２は本実施例の全体構成を示すブロック図、
図３は図２の要部構成を示す概略回路図である。
【００３３】まず、構成を説明する。なお、図２，３に
おいて、図４，５に示した従来例に付された番号と同一
番号は同一部分を示す。
おいて、図４，５に示した従来例に付された番号と同一
番号は同一部分を示す。
【００３４】本実施例の液晶表示装置１は、大別して、
インターフェース回路２、制御回路３、データドライバ
用のシフトレジスタ４、ゲートドライバ用のシフトレジ
スタ５Ｌ，５Ｒ 、データドライバ６、ゲートドライバ
７Ｌ，７Ｒ 、液晶表示パネル８から構成されており、
データドライバ６は、図３に示すように、アナログスイ
ッチＳ１１〜Ｓ１４、信号保持回路用キャパシタＣ１１
〜Ｃ１４、バッファアンプＡ１１〜Ａ１４からなるめ信
号保持回路１１から構成されている。
インターフェース回路２、制御回路３、データドライバ
用のシフトレジスタ４、ゲートドライバ用のシフトレジ
スタ５Ｌ，５Ｒ 、データドライバ６、ゲートドライバ
７Ｌ，７Ｒ 、液晶表示パネル８から構成されており、
データドライバ６は、図３に示すように、アナログスイ
ッチＳ１１〜Ｓ１４、信号保持回路用キャパシタＣ１１
〜Ｃ１４、バッファアンプＡ１１〜Ａ１４からなるめ信
号保持回路１１から構成されている。
【００３５】制御回路３は、インターフェース回路２に
よって取り込まれた各種信号を液晶表示パネル８を駆動
するための信号に変換する回路であり、スタートパルス
ＳＰ１ 、及びシフトクロックＣＫ１ をデータドライ
バ用のシフトレジスタ４に、スタートパルスＳＰ２Ｌ、
及びシフトクロックＣＫ２Ｌを左半面のゲートドライバ
用のシフトレジスタ５Ｌに、スタートパルスＳＰ２Ｒ、
及びシフトクロックＣＫ２Ｒを右半面のゲートドライバ
用のシフトレジスタ５Ｒに、信号Ｓをデータドライバ６
に、それぞれ出力するものである。
よって取り込まれた各種信号を液晶表示パネル８を駆動
するための信号に変換する回路であり、スタートパルス
ＳＰ１ 、及びシフトクロックＣＫ１ をデータドライ
バ用のシフトレジスタ４に、スタートパルスＳＰ２Ｌ、
及びシフトクロックＣＫ２Ｌを左半面のゲートドライバ
用のシフトレジスタ５Ｌに、スタートパルスＳＰ２Ｒ、
及びシフトクロックＣＫ２Ｒを右半面のゲートドライバ
用のシフトレジスタ５Ｒに、信号Ｓをデータドライバ６
に、それぞれ出力するものである。
【００３６】シフトレジスタ５Ｌは、スタートパルスＳ
Ｐ２Ｌ、シフトクロックＣＫ２Ｌに基づいてゲートドラ
イバ７Ｌへの制御信号Ｇ１Ｌ〜Ｇ４Ｌを生成し、出力す
るものであり、シフトレジスタ５Ｒは、スタートパルス
ＳＰ２Ｒ、シフトクロックＣＫ２Ｒに基づいてゲートド
ライバ７Ｒへの制御信号Ｇ１Ｒ〜Ｇ４Ｒを生成し、出力
するものである。
Ｐ２Ｌ、シフトクロックＣＫ２Ｌに基づいてゲートドラ
イバ７Ｌへの制御信号Ｇ１Ｌ〜Ｇ４Ｌを生成し、出力す
るものであり、シフトレジスタ５Ｒは、スタートパルス
ＳＰ２Ｒ、シフトクロックＣＫ２Ｒに基づいてゲートド
ライバ７Ｒへの制御信号Ｇ１Ｒ〜Ｇ４Ｒを生成し、出力
するものである。
【００３７】ゲートドライバ７Ｌは、薄膜トランジスタ
Ｑのゲートにゲート信号Ｙ１Ｌ〜Ｙ４Ｌを出力し、薄膜
トランジスタＱのオン・オフ動作を制御するものであり
、ゲートドライバ７Ｒは、薄膜トランジスタＱのゲート
にゲート信号Ｙ１Ｒ〜Ｙ４Ｒを出力し、薄膜トランジス
タＱのオン・オフ動作を制御するものである。
Ｑのゲートにゲート信号Ｙ１Ｌ〜Ｙ４Ｌを出力し、薄膜
トランジスタＱのオン・オフ動作を制御するものであり
、ゲートドライバ７Ｒは、薄膜トランジスタＱのゲート
にゲート信号Ｙ１Ｒ〜Ｙ４Ｒを出力し、薄膜トランジス
タＱのオン・オフ動作を制御するものである。
【００３８】次に作用を説明する。まず、従来例と同様
に、例えば、パソコン等の画像信号出力装置からインタ
ーフェース回路２を介して、水平同期信号ＨＳ、垂直同
期信号ＶＳ、画像信号ＶＤ、クロック信号ＣＬＫ が制
御回路３に入力され、制御回路３により、これら各種信
号が液晶表示パネル８の駆動のための信号に変換され、
スタートパルスＳＰ１ ，ＳＰ２Ｌ，ＳＰ２Ｒ、シフト
クロックＣＫ１ ，ＣＫ２Ｌ，ＣＫ２Ｒ、信号Ｓとして
出力される。
に、例えば、パソコン等の画像信号出力装置からインタ
ーフェース回路２を介して、水平同期信号ＨＳ、垂直同
期信号ＶＳ、画像信号ＶＤ、クロック信号ＣＬＫ が制
御回路３に入力され、制御回路３により、これら各種信
号が液晶表示パネル８の駆動のための信号に変換され、
スタートパルスＳＰ１ ，ＳＰ２Ｌ，ＳＰ２Ｒ、シフト
クロックＣＫ１ ，ＣＫ２Ｌ，ＣＫ２Ｒ、信号Ｓとして
出力される。
【００３９】そして、シフトレジスタ４では制御信号Ｄ
１〜Ｄ４がスタートパルスＳＰ１ によりトリガされて
クロックＣＫ１ のタイミングでシフトレジスタＳＲ１
からの制御信号Ｄ１〜Ｄ４がアナログスイッチＳ１１
〜Ｓ１４をオンすることにより、制御回路３からの信号
Ｓが信号保持回路用キャパシタＣ１１〜Ｃ１４に保持さ
れる。
１〜Ｄ４がスタートパルスＳＰ１ によりトリガされて
クロックＣＫ１ のタイミングでシフトレジスタＳＲ１
からの制御信号Ｄ１〜Ｄ４がアナログスイッチＳ１１
〜Ｓ１４をオンすることにより、制御回路３からの信号
Ｓが信号保持回路用キャパシタＣ１１〜Ｃ１４に保持さ
れる。
【００４０】このとき、従来例のように１走査ライン毎
に一斉にゲート信号を駆動すると、本実施例ではデータ
ドライバ６が１組の信号保持回路１１で構成されている
ため、セルへの書き込み時間が大幅に不足する。これは
、１走査ライン分の信号が全てのデータドライバ６の信
号保持回路１１へ書き込まれた後、次走査ラインの信号
が入力されるまでの信号休止時間、いわゆる、水平帰線
期間と呼ばれる短い時間、例えば、画素数が６４０×４
８０程度のカラーの液晶表示装置の場合、６．４μｓ程
度内に書き込みが終了されなくてはならないためである
。
に一斉にゲート信号を駆動すると、本実施例ではデータ
ドライバ６が１組の信号保持回路１１で構成されている
ため、セルへの書き込み時間が大幅に不足する。これは
、１走査ライン分の信号が全てのデータドライバ６の信
号保持回路１１へ書き込まれた後、次走査ラインの信号
が入力されるまでの信号休止時間、いわゆる、水平帰線
期間と呼ばれる短い時間、例えば、画素数が６４０×４
８０程度のカラーの液晶表示装置の場合、６．４μｓ程
度内に書き込みが終了されなくてはならないためである
。
【００４１】これを詳しく説明すると、液晶ＬＣへの画
像信号が正しく書き込まれるためには、データドライバ
６からのアナログ信号Ｘ１〜Ｘ４がデータラインＤＬに
出力されて各セルに到達するまでの時間Ｔ１と、ゲート
ドライバ７のゲート信号Ｙ１〜Ｙ４がゲートラインＧＬ
に出力されて各薄膜トランジスタＱのゲートに到達する
までの時間Ｔ２と、薄膜トランジスタＱがオンして液晶
ＬＣが充電されるまでの時間Ｔ３と、画像信号の書き込
みが完了してからデータドライバ６からの信号が次の値
に書き換えられる前にゲート信号が薄膜トランジスタが
オフされるレベルまで復帰させる時間Ｔ４とが必要とな
る。
像信号が正しく書き込まれるためには、データドライバ
６からのアナログ信号Ｘ１〜Ｘ４がデータラインＤＬに
出力されて各セルに到達するまでの時間Ｔ１と、ゲート
ドライバ７のゲート信号Ｙ１〜Ｙ４がゲートラインＧＬ
に出力されて各薄膜トランジスタＱのゲートに到達する
までの時間Ｔ２と、薄膜トランジスタＱがオンして液晶
ＬＣが充電されるまでの時間Ｔ３と、画像信号の書き込
みが完了してからデータドライバ６からの信号が次の値
に書き換えられる前にゲート信号が薄膜トランジスタが
オフされるレベルまで復帰させる時間Ｔ４とが必要とな
る。
【００４２】すなわち、例えば、１０．４インチサイズ
で画素数が６４０×４８０程度の液晶表示装置の場合、
データラインＤＬの分布容量の合計値は２００ｐＦ 程
度の大きさであり、抵抗値は使用するデータラインＤＬ
の材料、及びプロセスに依存するが１０ｋΩ 程度であ
る。また、ゲートラインＧＬについては分布容量の合計
値は２００ｐＦ 程度、抵抗値は２０ｋΩ 程度であり
、薄膜トランジスタのオン抵抗は１０ＭΩ 、液晶ＬＣ
の等価容量は０．４ｐＦ 程度が一般的な値である。
で画素数が６４０×４８０程度の液晶表示装置の場合、
データラインＤＬの分布容量の合計値は２００ｐＦ 程
度の大きさであり、抵抗値は使用するデータラインＤＬ
の材料、及びプロセスに依存するが１０ｋΩ 程度であ
る。また、ゲートラインＧＬについては分布容量の合計
値は２００ｐＦ 程度、抵抗値は２０ｋΩ 程度であり
、薄膜トランジスタのオン抵抗は１０ＭΩ 、液晶ＬＣ
の等価容量は０．４ｐＦ 程度が一般的な値である。
【００４３】したがって、これらの値に基づいて前述の
時間Ｔ１〜Ｔ４を算出すると、時間Ｔ１〜Ｔ３は４．６
μｓ、時間Ｔ４は１８．４μｓ 程度を必要とし、これ
らの時間Ｔ１〜Ｔ４を合計すると２２．２μｓ となる
が、時間Ｔ１と時間Ｔ２とは合計時間の計算の場合、オ
ーバーラップさせても構わないため、実際に必要な時間
は約１７．６μｓ となる。すなわち、前述の６．４μ
ｓ程度の書き込み時間では大幅に時間が不足する。
時間Ｔ１〜Ｔ４を算出すると、時間Ｔ１〜Ｔ３は４．６
μｓ、時間Ｔ４は１８．４μｓ 程度を必要とし、これ
らの時間Ｔ１〜Ｔ４を合計すると２２．２μｓ となる
が、時間Ｔ１と時間Ｔ２とは合計時間の計算の場合、オ
ーバーラップさせても構わないため、実際に必要な時間
は約１７．６μｓ となる。すなわち、前述の６．４μ
ｓ程度の書き込み時間では大幅に時間が不足する。
【００４４】ちなみに、従来例のようにデータドライバ
６に２組の信号保持回路９，１０を用いた場合、約３２
μｓ という書き込み時間が得られるが、上記の計算か
らこの時間は書き込み時間として充分な値であることが
わかる。
６に２組の信号保持回路９，１０を用いた場合、約３２
μｓ という書き込み時間が得られるが、上記の計算か
らこの時間は書き込み時間として充分な値であることが
わかる。
【００４５】そこで、本実施例では、液晶表示パネル８
のゲートラインＧＬを左右に分割し、図４に示すように
、左半面と右半面を異なった位相でゲートドライバ７Ｌ
，７Ｒ により駆動するようにしている。
のゲートラインＧＬを左右に分割し、図４に示すように
、左半面と右半面を異なった位相でゲートドライバ７Ｌ
，７Ｒ により駆動するようにしている。
【００４６】すなわち、制御回路３からの信号Ｓが信号
保持回路用キャパシタＣ１１〜Ｃ１４に保持されると、
１走査ライン分の画像信号の内、半分の画素数（この場
合、２）の信号保持が完了した時点でゲートドライバ７
Ｌにより左側のゲートラインＧＬが駆動されて、所定の
セルに信号が書き込まれ、残りの半分の信号保持が完了
した時点でゲートドライバ７Ｒにより右側のゲートライ
ンＧＬが駆動されて、所定のセルに信号が書き込まれる
。このように、ゲートラインＧＬが左右に２分割されて
半分ずつ駆動されることにより書き込み時間が約１９μ
ｓ と大幅に延ばされ、書き込み時間として充分な値が
確保される。
保持回路用キャパシタＣ１１〜Ｃ１４に保持されると、
１走査ライン分の画像信号の内、半分の画素数（この場
合、２）の信号保持が完了した時点でゲートドライバ７
Ｌにより左側のゲートラインＧＬが駆動されて、所定の
セルに信号が書き込まれ、残りの半分の信号保持が完了
した時点でゲートドライバ７Ｒにより右側のゲートライ
ンＧＬが駆動されて、所定のセルに信号が書き込まれる
。このように、ゲートラインＧＬが左右に２分割されて
半分ずつ駆動されることにより書き込み時間が約１９μ
ｓ と大幅に延ばされ、書き込み時間として充分な値が
確保される。
【００４７】このように本実施例では、ゲートラインを
分割して、分割ゲートラインをそれぞれ異なる位相で複
数のゲートドライバにより駆動することによって、セル
に対するデータの書き込み時間を充分に確保でき、デー
タドライバの中で大きな部分を占めるキャパシタとバッ
ファアンプを削減し、データドライバの構成をデータラ
イン毎に１つの信号保持用キャパシタが対応するだけの
簡略化した構成とすることができる。
分割して、分割ゲートラインをそれぞれ異なる位相で複
数のゲートドライバにより駆動することによって、セル
に対するデータの書き込み時間を充分に確保でき、デー
タドライバの中で大きな部分を占めるキャパシタとバッ
ファアンプを削減し、データドライバの構成をデータラ
イン毎に１つの信号保持用キャパシタが対応するだけの
簡略化した構成とすることができる。
【００４８】したがって、従来例と比較して、データド
ライバを小型・低コスト化でき、液晶表示装置の低コス
ト化を図ることができる。
ライバを小型・低コスト化でき、液晶表示装置の低コス
ト化を図ることができる。
【００４９】
【発明の効果】本発明では、ゲートラインを分割して、
分割ゲートラインをそれぞれ異なる位相で複数のゲート
ドライバにより駆動することによって、セルに対するデ
ータの書き込み時間を充分に確保でき、データドライバ
の構成をデータライン毎に１つの信号保持用キャパシタ
が対応するだけの大幅に簡略化した構成とすることがで
きる。
分割ゲートラインをそれぞれ異なる位相で複数のゲート
ドライバにより駆動することによって、セルに対するデ
ータの書き込み時間を充分に確保でき、データドライバ
の構成をデータライン毎に１つの信号保持用キャパシタ
が対応するだけの大幅に簡略化した構成とすることがで
きる。
【００５０】したがって、データドライバを小型・低コ
スト化でき、液晶表示装置の低コスト化を図ることがで
きる。
スト化でき、液晶表示装置の低コスト化を図ることがで
きる。
【図１】本発明一実施例の液晶表示装置の原理説明図で
ある。
ある。
【図２】本発明一実施例の全体構成を示すブロック図で
ある。
ある。
【図３】図２の要部構成を示す概略回路図である。
【図４】本発明一実施例の動作例を説明するためのタイ
ムチャートである。
ムチャートである。
【図５】従来例の全体構成を示すブロック図である。
【図６】図５の要部構成を示す概略回路図である。
【図７】従来例の動作例を説明するためのタイムチャー
トである。
トである。
１ 液晶表示装置
２ インターフェース回路
３ 制御回路
４ シフトレジスタ
５ シフトレジスタ
６ データドライバ
７ ゲートドライバ
８ 液晶表示パネル
９ 第１信号保持回路
１０ 第２信号保持回路
１１ 信号保持回路
ＤＬ データライン
ＧＬ ゲートライン
Claims (1)
- 【請求項１】 互いに直交する複数のゲートライン、
及びデータラインの交点に対応するセルをマトリクス状
に複数配置してなる液晶表示パネルと、該ゲートライン
を分割し、分割したゲートラインに対してそれぞれ異な
る位相で駆動して所定の電圧を該液晶表示パネルの各セ
ルに印加する複数のゲートドライバと、該データライン
毎に１つの信号保持用キャパシタを有し、該データライ
ンを介して該液晶表示パネルの各セルに所定の電圧を印
加するデータドライバと、を備えることを特徴とする液
晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5427191A JPH04289893A (ja) | 1991-03-19 | 1991-03-19 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5427191A JPH04289893A (ja) | 1991-03-19 | 1991-03-19 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04289893A true JPH04289893A (ja) | 1992-10-14 |
Family
ID=12965917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5427191A Withdrawn JPH04289893A (ja) | 1991-03-19 | 1991-03-19 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04289893A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007011336A (ja) * | 2005-06-30 | 2007-01-18 | Lg Philips Lcd Co Ltd | 表示装置の駆動回路及びその駆動方法 |
| JP2008139740A (ja) * | 2006-12-05 | 2008-06-19 | Yazaki Corp | ドットマトリクス型ｌｃｄの表示制御方法および表示制御装置 |
-
1991
- 1991-03-19 JP JP5427191A patent/JPH04289893A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007011336A (ja) * | 2005-06-30 | 2007-01-18 | Lg Philips Lcd Co Ltd | 表示装置の駆動回路及びその駆動方法 |
| JP4512064B2 (ja) * | 2005-06-30 | 2010-07-28 | エルジー ディスプレイ カンパニー リミテッド | 表示装置の駆動回路 |
| US7859507B2 (en) | 2005-06-30 | 2010-12-28 | Lg Display Co., Ltd. | Gate driver for driving gate lines of display device and method for driving the same |
| JP2008139740A (ja) * | 2006-12-05 | 2008-06-19 | Yazaki Corp | ドットマトリクス型ｌｃｄの表示制御方法および表示制御装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |