KR20040030873A - 액정디스플레이용 행 어드레싱 회로 - Google Patents

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KR20040030873A
KR20040030873A KR10-2004-7001291A KR20047001291A KR20040030873A KR 20040030873 A KR20040030873 A KR 20040030873A KR 20047001291 A KR20047001291 A KR 20047001291A KR 20040030873 A KR20040030873 A KR 20040030873A
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KR10-2004-7001291A
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피터 얀센
루시안 알. 알부
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코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

무작위적인 행 선택과, 예비-기록, 및 양-방향 스크롤링을 구현하기 위한 행 어드레싱 회로는 복수의 디코더(12, 14, 16)를 포함하며, 각각의 디코더는 어드레스 버스(18)에 연결되고, 각각 디코더 인에이블 입력단(E2, E4, E6)을 구비하며, 또한 각각 픽셀 어레이의 행들을 위한 행 인에이블 신호들을 생성한다. 각 디코더(12, 14, 16)로부터의 각 행을 위한 행 인에이블 정보는 논리적으로 함께 조합되어 합성 행 구동 정보를 생성한다. 유리하게는, 각 디코더(12, 14, 16)는 동일한 어드레스 버스(18)에 연결되며, 각 디코더 인에이블 신호는 하나의 공통 제어기(20)로부터 생성된다. 행 인에이블 신호들을 사용함으로써, 어드레스 버스(18) 상의 어드레스 정보와 동기하여, 예비-기록 또는 이미지 정보와 같은 정확한 행 구동 정보가 픽셀들 각각에 인가된다. 양-방향 스크롤링은 두 개의 행이 동일한 이미지 정보를 수용하도록 인에이블함으로써 구현될 수 있다.

Description

액정디스플레이용 행 어드레싱 회로{ROW ADDRESSING CIRCUIT FOR LIQUID CRYSTAL DISPLAY}
컬러 이미지을 생성시키기 위하여 전기-광학적 광 패널(light panel)을 가로질러 순차적으로 스크롤링하는 컬러 광 바(light bars)를 구비하는 디스플레이 시스템은 잘 알려져 있다. 이러한 디스플레이 시스템은 구체적으로, 컬러 텔레비젼에서와 같이, 연속적으로 프레임 단위로 갱신되는 컬러 이미지을 디스플레이하기에 유용하다. 일반적으로, 각 프레임은 컬러 서브-프레임들, 즉 통상적으로는 적색 서브-프레임, 녹색 서브-프레임 및 청색 서브-프레임으로 구성된다.
이러한 디스플레이 시스템은 행(row)들과 열(column)들의 매트릭스로 조직되어 있는 개별적인 픽셀 요소들로 구성되어 있는 전기-광학적 광 패널을 채용한다. 개별적인 픽셀 요소들은 픽셀 이미지 정보에 따라 변조된다. 일반적으로 픽셀 이미지 정보는 각 프레임 주기 동안 행들에 의해 개별적인 픽셀 요소들에 인가된다. 이러한 픽셀 요소들의 매트릭스 어레이는 "액티브(active)"한 것이 바람직한데, 여기서 각 픽셀 요소는 스위칭 요소들의 매트릭스 어레이 중 하나의 액티브 스위칭 요소에 연결된다.
각 컬러 서브-프레임이 각 프레임 주기 동안 어드레싱되어야만 하기 때문에, 서브-프레임 어드레싱 속도는 프레임 속도보다 세배 더 빠르다. 현재의 선호되는 전기-광학적 광 패널은, 트위스티드 네마틱(TN: twisted nematic) 효과 액정을 채용하며 실리콘 기판 상에서 생산되는 반사형 액티브-매트릭스 액정디스플레이 (AMLCD: active-matrix liquid crystal display)이다. 박막 트랜지스터(TFT: thin film transistor)가 통상적으로 액티브 스위칭 요소로서 사용된다. 이러한 패널은 TFT 및 그 상호연결부품이 실리콘 기판 상으로 집적될 수 있기 때문에 높은 픽셀 밀도를 지원할 수 있다. 더 나아가, 반사형 액티브-매트릭스 액정 디스플레이는 투과형 액티브-매트릭스 액정 디스플레이보다 훨씬 더 높은 속도로 어드레싱될 수 있다. 그러나, TN 반사형 액티브-매트릭스 액정 디스플레이는 하나의 픽셀 요소를 이미징하기 위하여 약 100 ㎲가 필요하다. 반면에, 한 행의 픽셀 이미지 정보는 약 5 ㎲ 안에 생성되고 픽셀 요소들에게 인가될 수 있다. 현재의 반사형 TN 액티브-매트릭스 액정 디스플레이의 또 다른 문제점은 픽셀 커패시턴스가 인가 전압에 따라 변동된다는 것이다.
한 픽셀 요소를 이미징하기 위한 시간을 증가시키는 문제 중 하나는, 픽셀의 이미지 정확도가 해당 픽셀의 잔여 상태(residual state)에 의존하고, 이 잔여 상태는 차례로 이전에 이미징된 정보에 의존한다는 점이다. 이것은 어떤 특정 픽셀의 밝기가 해당 픽셀에 의해 디스플레이된 이전 이미지의 밝기에 의존한다는 의미이다. 잔여 상태를 정정하도록 새 픽셀 이미지를 위한 정정된 값을 제공하기 위하여 2-차원 룩업 테이블이 사용될 수 있다.
반사형 TN 액티브-매트릭스 액정 디스플레이에서 느린 응답 시간 문제 및 전압에 대한 픽셀 커패시턴스의 변동 문제는, 더 빠른 응답 시간 및 감소된 전압-의존 커패시턴스를 구비하는 전기-광학적 물질을 사용함으로써 감소될 수 있다. 이러한 물질의 일종으로 강유전 LC(ferroelectric LC)가 있다. 그러나, 강유전 LC 물질은 메모리 효과를 가지고 있어, 생성되었었던 이미지(이전 이미지)는 반드시 새 이미지에 의해 지워져야만 한다. 새 픽셀을 이미징하기 전에 해당 픽셀을 리셋시키는 보조적인 "블랭킹 펄스(blanking pulses)"를 사용하면 이러한 메모리 효과 문제를 크게 감소시킬 수 있다. 이러한 블랭킹 펄스는 공통 카운터-전극과 조합하여 행 전극들을 통하여 라인 선택 주기 동안에 인가될 수 있다. 실제로, 두 개의 "예비-기록(pre-write)" 블랭킹 펄스의 사용이 하나의 단일 "예비-기록" 블랭킹 펄스를 사용하는 것보다 더 성공적이라는 것이 증명되어 있다.
예비-기록 블랙킹 체제는 통상적으로 블랭킹 펄스를 생성시키기 위한 특수 회로를 필요로 한다. 종래 기술에 있어서, 이러한 특수 회로는 디지털인 인입 픽셀 정보를 액티브-매트릭스 액정 디스플레이를 구동시키기에 적당한 아날로그 신호로 변환시키는 구동 회로 안으로 쉽게 통합되지 않았다.
액티브-매트릭스 액정 디스플레이를 구동하기 위한 종래의 회로는 통상적으로 시프트 레지스터들을 사용하였다. 그러나, (컴퓨터 디스플레이 스크린에서와 같은) 스크롤링 컬러 애플리케이션에 있어서, 때때로 비-인접 행들이 액세스될 필요가 있다. 따라서, 병렬로 동작하는 다중 시프트 레지스터들이 필요하다. 더 나아가, 만약 양-방향 스캐닝을 원하는 경우에는, 훨씬 더 특수한 시스트 레지스터들이 필요하다.
몇몇 애플리케이션에서 시프트 레지스터를 대체할 만한 것으로 알려진 것은 디코더이다. 디코더는 무작위적인 행 선택을 가능하게 할 수 있다. 그러나 행 정보를 제공하고, 메모리 효과를 보상하기 위하여 예비-기록을 생성시키며, 양-방향 스크롤링을 구현하기 위하여 디코더를 사용하려는 종래의 시도는 비실제적임이 증명되어 있다.
본 발명은 전기-광학적 컬러 디스플레이 시스템에 관한 것이다. 더 상세하게는, 본 발명은 양-방향 행 스캐닝 및 예비-기록 기능을 구현하는 디코더를 구비하는 전기-광학적 컬러 디스플레이 시스템에 관한 것이다.
도 1은 본 발명의 원리에 따라, 예비-기록을 구현하는, 디코더 기반 행 어드레싱 회로의 단순화된 평면도이다.
본 발명의 원리들은 디스플레이에서 무작위적인 행(또는 열) 선택 및 예비-기록을 구현하기 위하여 디코더를 사용하는 새로운 기법을 제공한다. 이 원리들은 또한 양-방향 스크롤링을 인에이블할 수 있다. 본 발명은 독립 청구항들에 의해 한정된다. 종속항들은 유리한 실시예들을 한정한다.
본 발명의 원리들에 따른 구동 회로는 전기-광학적 디스플레이 디바이스를 동작시켜 잔여 상태에 의해 야기되는 컬러 결함이 예비-기록 블랭킹 펄스에 의해 감소되거나 제거되도록 할 수 있다. 상기 구동 회로는 또한 양-방향 스크롤링도 구현할 수 있다. 이러한 구동 회로는 복수의 디코더를 포함하는데, 각각의 디코더는 하나의 어드레스 버스에 연결되고, 하나의 행 선택을 인에이블하며, 또한 픽셀 어레이의 한 행을 위한 하나의 행 선택 신호를 생성한다. 다양한 디코더들로부터 나온 선택 신호들은, 픽셀 어레이 내에서, 각각의 픽셀 행에 대하여 모두 조합되어하나의 픽셀 구동기를 위한 픽셀 구동 정보를 생성한다. 유리하게는, 각각의 디코더는 동일한 어드레스 버스에 연결되고, 각각의 행 선택 인에이블 신호는 하나의 공통 제어기에 의해 생성된다. 행 선택 인에이블 라인들을 사용함으로써, 어드레스 버스 상의 어드레스 정보와 동기하여, 정확한 예비-기록 및 이미지 정보가 각각의 픽셀 행들을 위한 픽셀 구동기에 인가된다.
본 발명의 원리에 따라, 이전에 어드레싱된 데이터 신호로부터 전기-광학적 디스플레이 디바이스에서 픽셀의 잔여 상태에 의해 야기되는 컬러 결함은 복수의 디코더 중에서 적어도 하나로부터 나오는 신호에 의하여 크게 실질적으로 감소되거나 제거되고, 한편 이미지 정보는 복수의 디코더 중 다른 것에 의해 생성된다.
바람직하게는, 필요한 경우 공통 제어기는, 원하는 이미지를 생성하고, 다음 이미지를 준비하도록 픽셀 행을 예비-기록하며, 및 양-방향 스캐닝을 인에이블하도록, 디코더들을 인에이블한다.
이들 및 본 발명의 다른 양상들은 이후에 기술되는 실시예들을 참조하여 명확해지고 분명해질 것이다.
도 1에서, 본 발명의 원리에 따라, 예비-기록을 구현하는, 액정디스플레이 (LCD)(30)를 위한 디코더 기반 행 어드레싱 회로(10)의 단순화된 평면도가 도시된다. 도시된 바와 같이, 어드레싱 회로(10)는 선택 디코더(12), 제 1 예비-기록 디코더(14), 및 바람직하게는 제 2 예비-기록 디코더(16)를 포함한다. 이해해야할 점은 하나 이상의 물리적 디코더들이 디코더들(12, 14, 16)을 구현하기 위하여 사용될 수 있다는 것이다.
제어기(20)는 선택적으로 디코더 인에이블 신호를 개별적인 디코더 인에이블 라인을 통해 디코더에게 인가한다. 선택 디코더 인에이블 라인(22)은 선택 디코더(12)의 디코더 인에이블 입력단(E2)을 제어기(20)에 연결한다. 제 1 예비-기록 디코더 인에이블 라인(24)은 제 1 예비-기록 디코더(14)의 디코더 인에이블 입력단(E4)을 제어기(20)에 연결한다. 제 2 예비-기록 디코더 인에이블 라인(26)은 제 2 예비-기록 디코더(16)의 디코더 인에이블 입력단(E6)을 제어기에 연결한다. 제어기(20)는 또한, 모든 디코더들에 의해 공유되는 하나의 어드레스 버스(18)을 경유하여 디코더들에게 어드레스 정보를 선택적으로 공급한다. 제어기(20)에 의해 공급되는 각각의 어드레스는 각각의 디코더의 복수의 행 인에이블 출력단 중 하나에 대응한다. 도시된 바와 같이, N+1개 즉 0 내지 N 스캐닝 픽셀 라인(행)을 가진 LCD(30)에 있어서, 디코더들(12, 14, 16) 각각은 N+1 개의 행 인에이블 출력단을 가질 것이고, 각각의 출력단은 하나의 대응하는 스캐닝 라인{LCD(30)가 TFT-LCD인 경우 박막 트랜지스터(TFT)의 게이트 라인일 수 있는}을 위하여 하나의 행 인에이블 신호를 제공할 것이다.
각각의 n 행에 있어서 디코더들 각각의 대응하는 행 인에이블 신호들은, 도 1에서 AND 게이트(28n)으로 도시되어 있는 조합 논리 회로에 의해 모두 조합되어(여기서 n은 0 에서 N까지의 범위를 가진 인덱스이다) 행 선택 신호들을 생성한다. 이는, 선택 디코더(12)의 n번째 선택 행 인에이블 신호와, 제 1 예비-기록 디코더(14)의 n번째 제 1 예비-기록 행 인에이블 신호, 및 제 2 예비-기록 디코더(16)의 n번째 제 2 예비-기록 행 인에이블 신호는 모두, AND 게이트(28n)로 도시되어 있는, 동일한 조합 논리 회로에 인가되어, n 행을 위한 하나의 행 선택 신호를 생성한다는 의미이다. 이해해야할 점은, 바람직한 실시예에 있어서, LCD(30)의 각 행은 각자 자신의 조합 논리 회로{예컨대 AND 게이트(28n)}를 구비한다는 점이다. 따라서, 도시된 바와 같은 N+1 개의 스캐닝 라인(행)을 가진 LCD(30)에 있어서, N+1 개의 AND 게이트가 존재한다. 예시적인 AND 게이트(28n, 28k)가 n 행 및 행 k에 대하여 도시되어 있다. 또한 이해해야할 점은, 조합 논리 함수는, NAND 게이트, OR 게이트 등을 사용함에 의한 것과 같은, 또는 3-비트-폭 룩업 테이블이나 메모리 디바이스를 사용함에 의한 것도 포함하는, 수많은 방식으로 구현될 수 있다는 것이다.
각각의 AND 게이트(28n)에 의한 행 선택 신호 출력은 구동기(32)에 인가되고, 이 행 선택 신호 출력은 차례로 구동기(32)를 경유하여 LCD(30)의 대응하는 스캐닝 라인(행) n 을 위한 행 구동 신호를 생성한다. 더 나아가, 이해해야할 점은 공통 전극 전위(36)가 LCD 디스플레이(30)의 공통 전극에 인가된다는 것이다. 따라서, LCD 디스플레이(30)의 각각의 스캐닝 라인(행)의 어드레싱은, AND 게이트(28n)의 행 선택 신호들에 대한 응답으로 생성된 구동기(32)의 행 구동 신호들을 인가함으로써 수행된다. 각각의 행 구동 신호는 대응하는 하나의 픽셀 행 내의 모든 스위칭 요소들(예컨대 TFT 디바이스들)의 스위칭을 제어하고, 이미지 또는 블랭킹 데이터가 LCD(30)의 데이터(열) 라인들로부터 스위칭 요소들을 거쳐 픽셀 전극들(미도시됨)로 전달되도록 허용한다.
동작시, 디스플레이되어질 LCD(30)의 각각의 픽셀 행들에 있어서, 해당 행이 먼저 선택되고 해당 행의 모든 픽셀들은 LCD(30)의 데이터 라인들을 통해 인가되는 하나의 제 1 블랭킹 신호를 사용하여 예비-기록된다. 미리결정된 시간 주기(예컨대 25 ㎲) 후, 해당 행이 다시 선택되고, 해당 행의 모든 픽셀들은 LCD(30)의 데이터 라인들을 경유하여 인가되는 하나의 제 2 블랭킹 신호를 사용하여 다시 예비-기록된다. 또 다른 미리 결정된 시간 주기(예컨대 100 ㎲) 후, 해당 행이 다시 선택되고, 이미지를 디스플레이하는 픽셀 전극들에게 데이터 라인들로부터 이미지 데이터가 전달된다.
따라서, LCD(30)의 n 행의 픽셀들에 제 1 블랭킹 신호를 제공하는 제 1 예비-기록 동작을 수행하기 위하여, 제어기(20)는 어드레스 버스(18)로 n 행을 위한 행 어드레스를 인가하고 제 1 예비-기록 디코더(14)를 위한 제 1 예비-기록 디코더 어드레스 스트로브 신호(strobe signal)를 활성화한다. 제어기(20)는 또한 제 1 예비-기록 디코더(14)에 연결된 제 1 예비-기록 인에이블 라인(24) 상에 제 1 예비-기록 디코더 인에이블 신호를 활성화한다. 제 1 예비-기록 디코더(14)는, 제 1 예비-기록 디코더 인에이블 신호에 응답하여, 인가된 행 어드레스를 디코딩하고, 대응하는 AND 게이트(28n)의 입력단에 연결된 n 행 인에이블 출력단 상에서 n 행을 위한 제 1 예비-기록 행 인에이블 신호(예컨대 액티브 논리 LOW)를 활성화한다. 이때, n 행을 위한 선택 디코더(12) 및 제 2 예비-기록 디코더(16)의 행 인에이블 출력단들은 활성화되지 않는다(따라서 논리 HIGH이다). 그후 AND 게이트(28n)는 n 행을 위한 행 선택 신호(논리 LOW)를 활성화하고, 그 신호를 구동기(32)에 공급한다. 구동기(32)는 n 행의 픽셀들의 스위칭 디바이스(예컨대 TFT)들을 턴온시켜, 공통 전극 전위(36) 및 적절한 스위칭 요소들을 통해 인가된 정보와 함께, 선택된 n 행의 픽셀들을 예비-기록하는 제 1 예비-기록 "블랭킹 펄스"를 유도한다. 제 1 블랭킹 정보는 미도시된 열 구동기 회로를 경유하여 개별적인 픽셀 전극들에게 스위칭 요소들을 통하여 인가된다.
n 행에 대한 제 1 예비-기록 동작을 수행한 후, 제어기(20)는 제 1 예비-기록 인에이블 라인(24) 상에서 제 1 예비-기록 디코더 인에이블 신호를 비활성화하고, 이에 대한 응답으로 제 1 예비-기록 디코더(14)는 n 행을 위한 제 1 예비-기록 행 인에이블 신호를 비활성화한다. 이것에 응답하여, 구동기는 n 행의 픽셀들의 스위칭 디바이스(예컨대 TFT)들을 턴오프시키며, 열 구동기 회로에서 온 데이터는 더 이상 저장되지 않는다.
나중(예컨대 n 행에 대한 제 1 예비-기록 25 ㎲ 이후)에, 제어기(20)는 다시 n 행을 위한 행 어드레스를 어드레스 버스(18)에 인가하여 LCD(30)의 n 행의 픽셀들에 제 2 블랭킹 신호를 제공한다. 그러나 이번에는 제어기(20)는 제 2 예비-기록 디코더(16)를 위한 제 1 예비-기록 어드레스 스트로브 신호를 활성화하고 제 2 예비-기록 디코더(16)에 연결된 제 2 예비-기록 디코더 인에이블 라인(26) 상에 제 2 예비-기록 디코더 인에이블 신호를 활성화한다. 제 2 예비-기록 디코더(16)는 인가된 행 어드레스를 디코딩하고, 제 2 예비-기록 디코더 인에이블 신호에 응답하여, 대응하는 AND 게이트(28n)의 입력단에 연결된 n 행 인에이블 출력단에서 n 행을 위한 제 2 예비-기록 행 인에이블 신호(예컨대 액티브 논리 LOW)를 활성화한다. 이때, n 행을 위한 선택 디코더(12) 및 제 1 예비-기록 디코더(14)의 행 인에이블 출력들은 활성화되지 않는다(따라서 논리 HIGH이다). 그후 AND 게이트(28n)는 n 행을 위한 행 선택 신호(논리 LOW)를 활성화하고, 그 신호를 구동기(32)에 공급한다. 구동기(32)는 n 행의 픽셀들의 스위칭 디바이스(예컨대 TFT)들을 턴온시켜, 공통 전극 전위(36) 및 적절한 스위칭 요소들을 통해 인가된 정보와 함께, 선택된 n 행의 픽셀들을 예비-기록하는 예비-기록 "블랭킹 펄스"를 유도한다. 제 2 블랭킹 정보는 미도시된 열 구동기 회로를 경유하여 개별적인 픽셀 전극들에게 스위칭 요소들을 통하여 인가된다.
n 행에 대한 제 2 예비-기록 동작을 수행한 후, 제어기(20)는 제 2 예비-기록 인에이블 라인(26) 상에서 제 2 예비-기록 디코더 인에이블 신호를 비활성화하고, 이에 대한 응답으로 제 2 예비-기록 디코더(16)는 n 행을 위한 제 2 예비-기록 행 인에이블 신호를 비활성화한다. 이것에 응답하여, 구동기는 n 행의 픽셀들의 스위칭 디바이스(예컨대 TFT)들을 턴오프시키며, 열 구동기 회로에서 온 데이터는 더 이상 저장되지 않는다.
최종적으로, 후속적인 시간(예컨대 n 행에 대한 제 2 예비-기록 100 ㎲ 이후)에, 제어기(20)는 n 행을 위한 행 어드레스를 어드레스 버스(18)에 인가하여 LCD(30)의 n 행의 픽셀들에 이미지 데이터를 기록한다. 이번에는 제어기(20)는 제1 예비-기록 디코더 어드레스 스트로브 신호를 활성화하고, 선택 디코더(12)에 연결된 선택 디코더 인에이블 라인(22) 상에 선택 디코더 인에이블 신호를 활성화한다. 선택 디코더(12)는 인가된 행 어드레스를 디코딩하고, 선택 디코더 인에이블 신호에 응답하여, 대응하는 AND 게이트(28n)의 입력단에 연결된 n 행 인에이블 출력단에서 n 행을 위한 선택 행 인에이블 신호(예컨대 액티브 논리 LOW)를 활성화한다. 이때, n 행을 위한 제 1 예비-기록 디코더(14) 및 제 2 예비-기록 디코더(16)의 행 인에이블 출력들은 활성화되지 않는다(따라서 논리 HIGH이다). 그후 AND 게이트(28n)는 n 행을 위한 행 선택 신호(논리 LOW)를 활성화하고, 그 신호를 구동기(32)에 공급한다. 구동기(32)는 n 행의 픽셀들의 스위칭 디바이스(예컨대 TFT)들을 턴온시켜, 공통 전극 전위(36) 및 적절한 스위칭 요소들을 통해 인가된 정보와 함께, 선택된 n 행의 픽셀들에의 이미지 데이터 전송을 유도한다. 이미지 데이터는 미도시된 열 구동기 회로를 경유하여 개별적인 픽셀 전극들에게 스위칭 요소들을 통하여 공급된다.
이 프로세스는 각각의 프레임에서 반복되어, LCD(30)의 모든 행이 제 1 및 제 2 데이터 예비-기록 동작 및 이미지 데이터 기록 동작을 위해 인에이블된다.
바람직한 실시예에서, 예비-기록 및 이미지 데이터 기록 동작은 하나의 동일한 스캐닝(라인) 주기 내에서 LCD(30)의 서로 다른 행에 대해 발생될 수 있다. 예컨대 각각의 라인 간격 동안에 열 라인들 상에 제공되는 데이터는, 스캐닝 주기의 초기 블랭킹 간격 동안에 제공된, 초기 블랭킹 전압을 포함할 수 있으며, 이후, 스캐닝 주기의 후속적인 이미지 데이터 기록 간격 동안에 제공된, 후속적인 이미지데이터 전압이 후속한다. 그런 경우, 스캐닝 주기 동안 n 행을 위한 제 1 예비-기록 동작이 수행되고, 그후 다른 k 행을 위하여 동일한 스캐닝 주기 동안 이미지 데이터 기록 동작의 제 1 부분이 이어지며, 또한, 선택적으로, 제 2 예비-기록 동작이 초기 블랭킹 간격 동안에 또 다른 m 행을 위해 수행될 수 있다.
본 체계의 일 실시예에서, 제어기(20)는 어드레스 버스(18) 상에 제 1 예비-기록 행 어드레스를 기록하며 제 1 예비-기록 디코더(14)를 위한 제 1 예비-기록 디코더 어드레스 스트로브 신호를 활성화한다. 이것은 제 1 예비-기록 디코더(14)로 하여금, 아래에서 더 상세하게 설명되는 바와 같은, 제 1 예비-기록 동작을 위하여 LCD(30)의 대응하는 행(예컨대 n 행)을 인에이블 하도록 한다. 그 다음에, 제어기(20)는 어드레스 버스(18) 상에 제 2 블랭킹 행 어드레스를 기록하고 제 2 예비-기록 디코더(16)를 위한 제 2 예비-기록 디코더 어드레스 스트로브 신호를 활성화한다. 그후, 제어기(20)는 어드레스 버스(18) 상에 디스플레이 행 어드레스를 기록하고, 선택 디코더(12)를 위한 선택 디코더 어드레스 스트로브 신호를 활성화한다. 여러 디코더들을 위한 어드레스 기록의 순서는 임의의 편리한 순서로 재배치될 수 있고, 어드레스 버스(18)가 충분한 라인수를 가지고 충분히 넓은 경우에는 동시에 이루어질 수도 있다. 또한, 각각의 디코더는 서로 다른 어드레스 오프셋을 가짐으로써 어드레스 버스(18) 상의 단일 어드레스는 디코더들의 각각을 위해 서로 다른 행 인에이블 출력을 활성화할 수 있다.
더 상세하게 말하면, 스캐닝 주기의 초기 블랭킹 간격 동안, 제어기(20)는 제 1 예비-기록 디코더 인에이블 라인(24) 상에 제 1 예비-기록 인에이블 신호를활성화하고, 또한 선택 디코더 인에이블 라인(22)을 위해 선택 디코더 인에이블 신호를 활성화한다. 이에 응답하여, 위에서 논의된 바와 같이, 제 1 예비-기록 디코더(14)는 AND 게이트(28n)에 연결된 n 행 인에이블 출력단 상에 n 행을 위한 제 1 예비-기록 행 인에이블 신호를 활성화한다. 차례로, AND 게이트(28n)는 구동기(32)에 공급되는 n 행을 위한 행 선택 신호를 활성화시켜, 구동기(32)로 하여금 n 행의 픽셀들의 스위칭 디바이스들을 턴온시키도록 야기한다. 동시에, 선택 디코더(12)는 AND 게이트(28k)에 연결된 k 행 인에이블 출력단 상에 k 행을 위한 선택 행 인에이블 신호를 활성화한다. 차례로, AND 게이트(28k)는 구동기(32)에 공급되는 k 행을 위한 행 선택 신호를 활성화시켜, 구동기(32)로 하여금 또한 k 행의 픽셀들의 스위칭 디바이스들을 턴온시키도록 야기한다. 선택적으로, 동일한 초기 블랭킹 간격 동안에 제어기(20)는 또한 제 2 예비-기록 디코더 인에이블 라인(26) 상에 제 2 예비-기록 디코더 인에이블 신호를 활성화하고, 그럼으로써 m 행의 픽셀들의 스위칭 디바이스들을 턴온한다. 이렇게 하여, 스캐닝 주기의 초기 블랭킹 간격 동안에, 블랭킹 전압이 n 행 및 k 행 (그리고 선택적으로 m 행)의 픽셀들에게 제공된다.
초기 블랭킹 간격이 완료된 후, 제어기는 제 1 (그리고 선택적으로 제 2) 예비-기록 디코더 인에이블 신호를 비활성화시켜, 열 구동기 회로로부터 온 데이터가 더 이상 저장되지 않도록 구동기(32)로 하여금 n 행 (그리고 선택적으로 m 행)의 픽셀들의 스위칭 디바이스(예컨대 TFT)들을 턴오프시키도록 야기한다. 한편, k 행의 픽셀들을 위한 스위칭 디바이스들은 스캐닝 주기의 나머지 시간 동안 (즉, 이미지 데이터 기록 간격 동안) 턴온 상태로 유지되어 원하는 이미지 데이터를 저장하도록 한다.
유리하게는, 제 1 및 제 2 예비-기록 디코더(14, 16)가 행 어드레싱 회로 안에 포함되었을 때 그리고 세 개의 디코더가 등가 회로들로 구현되었을 때, 하나의 디코더가 실패한 경우에도 데이터 기록을 위한 본질적인 기능을 지원하기 위해 두 개의 디코더가 여전히 남아 있으며, 예비-기록을 위해서는 하나의 디코더가 여전히 남아 있다.
제 1 및 제 2 예비-기록 블랭킹 펄스 둘 모두를 생성시키는 것이 유용한 한편으로, 본 발명의 원리는 양-방향 스캐닝도 역시 지원한다. 그러한 일 모드에 있어서, 제어기(20)는 어드레스 버스(18) 상에 행 어드레스 정보를 인가하고 인에이블 라인(22) 상에 디코더 인에이블 신호를 인가한다. 그후 선택 디코더(12)는 어드레스 정보를 디코딩하고 활성화된 행 인에이블 신호를 해당 행 어드레스와 연관된 적절한 AND 게이트, 예컨대 AND 게이트(28n)에 공급한다. 그후 구동기(32)는 선택된 행의 픽셀들 내로의 이미지 데이터 기록을 인에이블한다. 후속적으로, 또는 동시에, 제어기(20)는 인에이블 라인(24)로 디코더 인에이블 신호를 인가함으로써, 다른 디코더, 예컨대 제 1 예비-기록 디코더(14)에 인에이블 신호를 인가한다. (n 어드레스가 선택 디코더의 n 행을 선택하지만, 제 1 예비-기록 디코더(14)의 n+1 행을 선택하게 함으로써와 같이) 어드레싱된 행들을 오프셋시킴으로써, 또는 제어기(20)가 제 1 예비-기록 디코더(14)에 대해 다른 행 어드레스(예컨대 n+1)를 인가하도록 함으로써, 제 1 예비-기록 디코더는 행 어드레스를 디코딩하고 그 선택된 AND 게이트{28(n+1)}을 위한 행 선택 신호를 활성화한다. 그후 AND게이트{28(n+1)}는 논리 LOW 를 구동기(32)에 인가하며, 또한 동일한 이미지 데이터를 인접 행 안으로 기록한다. 따라서, 디스플레이의 두 라인이 동일한 정보를 보여줄 수 있다. 그후, AND 게이트(28n)과 연관된 라인을 블랭킹함으로서, 디스플레이는 스크롤하는 것으로 보여질 것이다. 더 나아가, 스크린은 스크롤 다운(n+1 대신 n-1을 적용할 때와 같이)하는 것으로 나타날 수 있고 또는 스크롤 업(n+1 대신 n+3 을 적용할 때와 같이)하는 것으로 나타날 수 있다. 이러한 이중-행 모드(bi-row mode)는 또한 구체적인 컬러로 빠르게 스크린을 채우는 것과 같은 다른 용도를 가지는데, 이것은 이전에 기록된 행(n 행과 같은)들을 블랭킹하지 않음으로써 쉽게 성취된다.
상기에서 언급된 실시예들은 본 발명을 제한하는 것이 아니라 예시하는 것이며, 당업자는 첨부된 청구범위의 범위로부터 이탈하지 않고서 많은 대체적인 실시예들을 고안할 수 있다는 것이 주목되어야만 한다. 청구범위에 있어서, 괄호 사이에 위치하는 임의의 참조기호가 해당 청구항을 제한하는 것으로서 해석되지 않아야만 한다. "포함한다/구성한다"라는 단어는 임의의 청구항에 나열되어 있는 것들이 아닌 다른 요소나 단계들의 존재를 배제하는 것이 아니다. 임의의 요소가 단수형으로 사용되었을지라도 이러한 요소들이 복수개 존재한다는 것을 배제하는 것은 아니다. 본 발명은 여러개의 구별되는 요소들로 구성되는 하드웨어를 사용하여, 그리고 적절하게 프로그램된 컴퓨터를 사용하여 구현될 수 있다. 여러개의 수단들을 열거하고 있는 디바이스 청구항에 있어서, 이들 수단 여러개가 하나의 동일한 하드웨어 품목에 의해서 실시될 수 있다. 특정 수단이 상호 다른 종속항들에서 언급되어 있다는 단순한 사실은 이들 수단들의 조합이 유리하게 사용될 수 없다는 것을 나타내는 것이 아니다.
상술한 바와 같은 본 발명은 전기-광학적 컬러 디스플레이 시스템에 이용가능하다. 더 상세하게는, 본 발명은 양-방향 행 스캐닝 및 예비-기록 기능을 구현하는 디코더를 구비하는 전기-광학적 컬러 디스플레이 시스템 등에 이용가능하다.

Claims (15)

  1. N+1개의 픽셀 행들을 구비하는 매트릭스 디스플레이 디바이스(30)를 위한 행 어드레싱 회로로서:
    행 어드레스들을 선택적으로 인가하고, 선택 디코더 인에이블 신호 및 제 1 예비-기록 디코더 인에이블 신호를 선택적으로 활성화시키는 제어기(20)와;
    상기 선택적으로 활성화된 선택 디코더 인에이블 신호를 수신하기 위한 하나의 선택 디코더 인에이블 입력단(E2)과, 상기 선택적으로 인가된 행 어드레스들을 수신하기 위한 하나의 선택 어드레스 입력단, 및 N+1개의 선택 행 인에이블 출력단들을 구비하는 선택 디코더(12)로서, 각각의 상기 출력단은 N+1개의 픽셀 행들 중 하나와 연관되고 또한 상기 행 어드레스들 중 하나와 연관되며, 여기서 상기 선택 디코더 인에이블 신호가 활성화될 때 상기 인가된 행 어드레스와 연관되어 있는 상기 선택 행 인에이블 출력단들 중 하나의 출력단 상에서 선택 행 인에이블 신호가 생성되는, 선택 디코더(12)와;
    상기 선택적으로 활성화된 제 1 예비-기록 디코더 인에이블 신호를 수신하기 위한 하나의 제 1 디코더 인에이블 입력단(E4)과, 상기 선택적으로 인가된 행 어드레스들을 수신하기 위한 하나의 제 1 예비-기록 어드레스 입력단, 및 N+1개의 제 1 예비-기록 행 인에이블 출력단들을 구비하는 제 1 예비-기록 디코더(14)로서, 각각의 상기 출력단은 N+1개의 픽셀 행들 중 하나와 연관되고 또한 상기 행 어드레스들 중 하나와 연관되며, 여기서 상기 제 1 예비-기록 디코더 인에이블 신호가 활성화될 때 상기 인가된 행 어드레스와 연관되어 있는 상기 제 1 예비-기록 행 인에이블 출력단들 중 하나의 출력단 상에서 제 1 예비-기록 행 인에이블 신호가 생성되는, 제 1 예비-기록 디코더(14); 및
    N+1개의 논리 조합 회로들(28n)로서, 각각은 상기 선택 디코더(12)의 상기 선택 행 인에이블 출력단들 중 대응하는 하나의 출력단과 상기 제 1 예비-기록 디코더(14)의 상기 제 1 예비-기록 행 인에이블 출력단들 중 대응하는 하나의 출력단에 연결되며, 상기 N+1개의 픽셀 행들 중에서 미리결정된 하나의 픽셀 행을 선택하기 위한 행 선택 신호를 생성시키는, N+1개의 논리 조합 회로들(28n)을
    포함하는, 매트릭스 디스플레이 디바이스를 위한 행 어드레싱 회로.
  2. 제 1 항에 있어서, 상기 제어기(20)와 상기 선택 디코더(12)와 상기 제 1 예비-기록 디코더(14) 사이에 연결된 어드레스 버스(18)를 더 포함하고, 여기서 상기 제어기는 상기 어드레스 버스(18) 상으로 상기 행 어드레스들을 인가하는, 매트릭스 디스플레이 디바이스를 위한 행 어드레싱 회로.
  3. 제 1 항에 있어서, 상기 제어기(20)는 상기 선택 디코더 인에이블 신호 및 상기 제 1 예비-기록 디코더 인에이블 신호를 동시에 활성화시키는, 매트릭스 디스플레이 디바이스를 위한 행 어드레싱 회로.
  4. 제 1 항에 있어서, 상기 논리 조합 회로들(28n)이 상기 N+1개의 픽셀 행들중에서 하나의 미리결정된 픽셀 행을 선택하기 위한 상기 행 선택 신호를 생성시키는 것과 동시에, 상기 논리 조합 회로들(28n)은 상기 N+1개의 픽셀 행들 중에서 하나의 제 2 미리결정된 픽셀 행을 선택하기 위한 제 2 행 선택 신호를 더 생성시키는, 매트릭스 디스플레이 디바이스를 위한 행 어드레싱 회로.
  5. 제 1 항에 있어서, 각각의 논리 조합 회로(28n)는 상기 디스플레이 디바이스를 위한 행 구동기(32)에게 상기 행 선택 신호를 제공하는, 매트릭스 디스플레이 디바이스를 위한 행 어드레싱 회로.
  6. 제 1 항에 있어서:
    상기 제어기는 제 2 예비-기록 디코더 인에이블 신호를 선택적으로 더 활성화시키며;
    상기 회로는 제 2 예비-기록 디코더(16)를 더 포함하는데, 상기 제 2 예비-기록 디코더(16)는, 상기 선택적으로 활성화된 제 2 예비-기록 디코더 인에이블 신호를 수신하기 위한 하나의 제 3 디코더 인에이블 입력단(E6)과, 상기 선택적으로 인가된 행 어드레스들을 수신하기 위한 하나의 제 2 예비-기록 어드레스 입력단, 및 N+1개의 제 2 예비-기록 행 인에이블 출력단들을 구비하며, 각각의 상기 출력단은 N+1개의 픽셀 행들 중 하나와 연관되고 또한 상기 행 어드레스들 중 하나와 연관되며, 여기서 상기 제 2 예비-기록 디코더 인에이블 신호가 활성화될 때 인가된 행 어드레스와 연관되어 있는 상기 제 2 예비-기록 행 인에이블 출력단들 중 하나의 출력단 상에서 제 2 예비-기록 행 인에이블 신호가 생성되며; 또한
    N+1개의 논리 조합 회로들(28n) 각각은 상기 제 2 예비-기록 디코더(16)의 상기 제 2 예비-기록 행 인에이블 출력단들 중 대응하는 하나의 출력단에 더 연결되는,
    매트릭스 디스플레이 디바이스를 위한 행 어드레싱 회로.
  7. 제 6 항에 있어서, 상기 제어기(20)는 상기 선택 디코더 인에이블 신호와, 상기 제 1 예비-기록 디코더 인에이블 신호, 및 상기 제 2 예비-기록 디코더 인에이블 신호를 동시에 활성화시키는, 매트릭스 디스플레이 디바이스를 위한 행 어드레싱 회로.
  8. 디스플레이 디바이스(30)에서 픽셀들로 이루어진 N+1개의 행들을 어드레싱하기 위한 디바이스로서:
    복수의 디코더(12, 14, 16)로서, 각각의 디코더는 디코더 인에이블 신호 및 상기 픽셀 행들 중 하나에 대응하는 어드레스를 수신하며, 이에 응답하여 상기 디스플레이 디바이스(30)의 상기 행들을 위한 복수의 행 인에이블 신호들을 제공하는, 복수의 디코더(12, 14, 16) ; 및
    데이터와 함께 공급될 상기 디스플레이 디바이스의 하나의 픽셀 행을 선택하기 위한 하나의 행 선택 신호를 생성하도록, 상기 복수의 디코더(12, 14, 16)의 상기 행 인에이블 신호들을 논리적으로 조합하는 수단을
    포함하는, 디스플레이 디바이스에서 행들을 어드레싱하기 위한 디바이스.
  9. 제 8 항에 있어서, 상기 복수의 디코더(12, 14, 16)의 상기 행 인에이블 신호들을 논리적으로 조합하는 수단은 복수의 논리 조합 회로들(28n)을 포함하며, 상기 논리 조합 회로들 각각은 상기 디코더들(12, 14, 16) 각각으로부터 상기 복수의 행 인에이블 신호들 중 대응하는 하나의 신호를 수신하는, 디스플레이 디바이스에서 행들을 어드레싱하기 위한 디바이스.
  10. 제 8 항에 있어서, 상기 디코더들 모두는 공동으로 연결된 어드레스 버스를 경우하여 동일한 어드레스를 수신하는, 디스플레이 디바이스에서 행들을 어드레싱하기 위한 디바이스.
  11. 제 10 항에 있어서, 상기 디코더들(12, 14, 16)들에게 상기 디코더 인에이블 신호들 및 상기 어드레스를 공급하는 제어기(20)를 더 포함하는, 디스플레이 디바이스에서 행들을 어드레싱하기 위한 디바이스.
  12. 제 11 항에 있어서, 상기 제어기는 상기 복수의 디코더(12, 14, 16)를 엇갈리게(interlace) 활성화하는, 디스플레이 디바이스에서 행들을 어드레싱하기 위한 디바이스.
  13. 제 11 항에 있어서, 상기 제어기는 상기 복수의 디코더(12, 14, 16)의 적어도 두 개에게 상기 디코더 인에이블 신호들을 동시에 인가하는, 디스플레이 디바이스에서 행들을 어드레싱하기 위한 디바이스.
  14. 제 8 항에 있어서, 상기 복수의 디코더(12, 14, 16)는:
    하나의 대응하는 픽셀 행에 제 1 블랭킹 데이터를 기록하도록 상기 행 인에이블 신호들 중 하나를 활성화하는 제 1 예비-기록 디코더(14); 및
    하나의 대응하는 픽셀 행에 이미지 데이터를 기록하도록 상기 행 인에이블 신호들 중 하나를 활성화하는 선택 디코더(12)를
    포함하는, 디스플레이 디바이스에서 행들을 어드레싱하기 위한 디바이스.
  15. 제 14 항에 있어서, 상기 복수의 디코더(12, 14, 16)는, 하나의 대응하는 픽셀 행에 제 2 예비-기록 데이터를 기록하도록 상기 행 인에이블 신호들 중 하나를 활성화하는 제 2 예비-기록 디코더(16)를 더 포함하는, 디스플레이 디바이스에서 행들을 어드레싱하기 위한 디바이스.
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