JPH04278585A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04278585A JPH04278585A JP4155891A JP4155891A JPH04278585A JP H04278585 A JPH04278585 A JP H04278585A JP 4155891 A JP4155891 A JP 4155891A JP 4155891 A JP4155891 A JP 4155891A JP H04278585 A JPH04278585 A JP H04278585A
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- oxide film
- film
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- gate oxide
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Links
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000004065 semiconductor Substances 0.000 title claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- 239000002344 surface layer Substances 0.000 claims abstract description 4
- 238000001039 wet etching Methods 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 2
- 238000001312 dry etching Methods 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 abstract description 2
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 2
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものである。
に関するものである。
【０００２】
【従来の技術】近年、ゲート酸化膜および容量酸化膜の
信頼性確保が困難となり、重要になっている。以下図面
を参照しながら上記した従来のゲート酸化膜及び電極形
成プロセスの一例について説明する。
信頼性確保が困難となり、重要になっている。以下図面
を参照しながら上記した従来のゲート酸化膜及び電極形
成プロセスの一例について説明する。
【０００３】図２は、従来のゲート酸化膜及び電極形成
プロセスを示すものである。以下図２を用いてその作製
フローについて説明する。
プロセスを示すものである。以下図２を用いてその作製
フローについて説明する。
【０００４】図２（ａ）では、シリコン基板１１上に素
子分離領域１２を形成する。図２（ｂ）では、所望の膜
厚を有するゲート酸化膜１３を熱酸化工程により形成す
る。 図２（ｃ）では、所望の厚さを有する多結晶シリコン膜
１４を堆積する。図２（ｄ）では多結晶シリコン膜１４
を所望の形状にエッチングを行う。
子分離領域１２を形成する。図２（ｂ）では、所望の膜
厚を有するゲート酸化膜１３を熱酸化工程により形成す
る。 図２（ｃ）では、所望の厚さを有する多結晶シリコン膜
１４を堆積する。図２（ｄ）では多結晶シリコン膜１４
を所望の形状にエッチングを行う。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ゲート酸化膜形成後酸化膜表面除去を行
なわずに直ちに多結晶シリコン膜を形成するため、酸化
膜最表面に酸化膜信頼性劣化要因となる領域を有し、ゲ
ート酸化膜の信頼性が劣化するという問題点を有してい
た。そのため、半導体装置の歩留まりが良くなかった。
うな構成では、ゲート酸化膜形成後酸化膜表面除去を行
なわずに直ちに多結晶シリコン膜を形成するため、酸化
膜最表面に酸化膜信頼性劣化要因となる領域を有し、ゲ
ート酸化膜の信頼性が劣化するという問題点を有してい
た。そのため、半導体装置の歩留まりが良くなかった。
【０００６】本発明は上記問題点に鑑み、信頼性の改善
を行なって歩留まり向上を達成する半導体装置の製造方
法を提供することを目的とする。
を行なって歩留まり向上を達成する半導体装置の製造方
法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置の製造方法は、シリコン熱酸化
膜形成後、そのシリコン熱酸化膜表面領域を除去してか
ら電極形成を行うことを特徴とする。
めに本発明の半導体装置の製造方法は、シリコン熱酸化
膜形成後、そのシリコン熱酸化膜表面領域を除去してか
ら電極形成を行うことを特徴とする。
【０００８】
【作用】本発明は上記した構成によって、酸化膜最表面
に酸化膜信頼性劣化要因となる領域を除去することによ
り、酸化膜の信頼性が向上される。
に酸化膜信頼性劣化要因となる領域を除去することによ
り、酸化膜の信頼性が向上される。
【０００９】
【実施例】以下本発明の一実施例の半導体装置の製造方
法について、図面を参照しながら説明する。
法について、図面を参照しながら説明する。
【００１０】図１は、本発明の実施例における半導体装
置の製造方法のゲート酸化膜及び電極形成プロセスを示
すものである。以下その作製フローについて説明する。
置の製造方法のゲート酸化膜及び電極形成プロセスを示
すものである。以下その作製フローについて説明する。
【００１１】図１（ａ）では、シリコン基板１上に６０
０ｎｍの分離厚を有する素子分離領域２をｌｏｃｏｓ法
を用いて形成する。図１（ｂ）では、所望の膜厚１４ｎ
ｍよりも大きな膜厚１６ｎｍを有するゲート酸化膜３を
熱酸化工程により形成する。図１（ｃ）では、ゲート酸
化膜３を所望の膜厚１４ｎｍまでウエットエッチングに
より２ｎｍ除去し、所望の膜厚１４ｎｍを有するゲート
酸化膜４を形成する。酸化膜表面エッチングには、２５
℃１００：１ フッ酸系水溶液を用いた。この方法を用
いることにより６インチウエハにおけるエッチング膜厚
の面内均一性は±５％以内に制御することが可能である
。
０ｎｍの分離厚を有する素子分離領域２をｌｏｃｏｓ法
を用いて形成する。図１（ｂ）では、所望の膜厚１４ｎ
ｍよりも大きな膜厚１６ｎｍを有するゲート酸化膜３を
熱酸化工程により形成する。図１（ｃ）では、ゲート酸
化膜３を所望の膜厚１４ｎｍまでウエットエッチングに
より２ｎｍ除去し、所望の膜厚１４ｎｍを有するゲート
酸化膜４を形成する。酸化膜表面エッチングには、２５
℃１００：１ フッ酸系水溶液を用いた。この方法を用
いることにより６インチウエハにおけるエッチング膜厚
の面内均一性は±５％以内に制御することが可能である
。
【００１２】その後図１（ｄ）では、多結晶シリコン膜
１４を３００ｎｍ堆積し、不純物拡散を行なう。図１（
ｅ）では、多結晶シリコン膜１４をドライエッチングに
より所望の形状にエッチングを行いゲート電極を形成す
る。
１４を３００ｎｍ堆積し、不純物拡散を行なう。図１（
ｅ）では、多結晶シリコン膜１４をドライエッチングに
より所望の形状にエッチングを行いゲート電極を形成す
る。
【００１３】このような処理を行なった場合の効果につ
いて、ゲート酸化膜信頼性（ＴＤＤＢ）の指標であるＱ
ｂｄ（ｃｈａｒｇｅ ｔｏ ｂｒｅａｋｄｏｗｎ（５０
％破壊））を用いて調べた。その様子を図３に示す。６
インチシリコン基板に図１に示した作製フローにより、
ゲート酸化膜厚がそれぞれ１４，１５，１６，２０ｎｍ
のゲート酸化膜形成を行なった後、それぞれエッチング
なし、１，２，４ｎｍエッチングを行なって最終酸化膜
厚を１４ｎｍで合わせ、ＴＤＤＢ測定を行なった。Ｑｂ
ｄの測定は図４に示した方法により行なった。 Ｐ型シリコン基板２２上に形成された３ｍｍ×３ｍｍの
ゲート面積を有するＭＯＳキャパシタ２１に対して、基
板２２を接地し、ポリシリコン電極２３に負電圧を印加
することによって０．１Ａ／ｃｍ２の定電流を流した。 １４０チップについて絶縁破壊に到る時間を測定し、ワ
イブルプロットを行なって真性寿命Ｑｂｄを求めた。図
３より明らかなように、エッチングにより酸化膜表面層
を除去することによって酸化膜信頼性は向上している。 また、２ｎｍ程度で向上は飽和している。
いて、ゲート酸化膜信頼性（ＴＤＤＢ）の指標であるＱ
ｂｄ（ｃｈａｒｇｅ ｔｏ ｂｒｅａｋｄｏｗｎ（５０
％破壊））を用いて調べた。その様子を図３に示す。６
インチシリコン基板に図１に示した作製フローにより、
ゲート酸化膜厚がそれぞれ１４，１５，１６，２０ｎｍ
のゲート酸化膜形成を行なった後、それぞれエッチング
なし、１，２，４ｎｍエッチングを行なって最終酸化膜
厚を１４ｎｍで合わせ、ＴＤＤＢ測定を行なった。Ｑｂ
ｄの測定は図４に示した方法により行なった。 Ｐ型シリコン基板２２上に形成された３ｍｍ×３ｍｍの
ゲート面積を有するＭＯＳキャパシタ２１に対して、基
板２２を接地し、ポリシリコン電極２３に負電圧を印加
することによって０．１Ａ／ｃｍ２の定電流を流した。 １４０チップについて絶縁破壊に到る時間を測定し、ワ
イブルプロットを行なって真性寿命Ｑｂｄを求めた。図
３より明らかなように、エッチングにより酸化膜表面層
を除去することによって酸化膜信頼性は向上している。 また、２ｎｍ程度で向上は飽和している。
【００１４】このようなエッチングによる改善のメカニ
ズムとしては、図５に示したようなメカニズムが考えら
れる。即ちゲート酸化を行なった場合、シリコン基板３
３上に形成された酸化膜３１の表面部には膜質の劣る領
域３２が含まれている。従来法のように酸化膜表面の除
去を行なわずにゲート電極形成を行なった場合、膜質の
劣る領域の存在によりゲート酸化膜信頼性は悪くなる。 そこで、本発明ではこのような膜質の劣る領域３２を除
去することによってゲート酸化膜信頼性は改善されるこ
ととなる。
ズムとしては、図５に示したようなメカニズムが考えら
れる。即ちゲート酸化を行なった場合、シリコン基板３
３上に形成された酸化膜３１の表面部には膜質の劣る領
域３２が含まれている。従来法のように酸化膜表面の除
去を行なわずにゲート電極形成を行なった場合、膜質の
劣る領域の存在によりゲート酸化膜信頼性は悪くなる。 そこで、本発明ではこのような膜質の劣る領域３２を除
去することによってゲート酸化膜信頼性は改善されるこ
ととなる。
【００１５】以上のように本実施例によれば、酸化膜最
表面の酸化膜信頼性劣化要因となる領域３２が除去され
ることにより、酸化膜信頼性を向上することが可能であ
る。
表面の酸化膜信頼性劣化要因となる領域３２が除去され
ることにより、酸化膜信頼性を向上することが可能であ
る。
【００１６】
【発明の効果】以上のように本発明はシリコン酸化膜形
成工程に続く酸化膜表面層除去工程を設けることにより
、酸化膜信頼性の向上を得ることができる。
成工程に続く酸化膜表面層除去工程を設けることにより
、酸化膜信頼性の向上を得ることができる。
【図１】本発明の一実施例における半導体装置の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図２】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図３】本発明の一実施例における酸化膜信頼性の改善
効果を示す図である。
効果を示す図である。
【図４】ＴＤＤＢ特性の測定方法を示すＭＯＳキャパシ
タの断面図である。
タの断面図である。
【図５】本発明の効果のメカニズムを示す図である。
１ シリコン基板
２ 素子分離領域
３ 所望の膜厚よりも厚い膜厚を有するゲート酸化膜
４ 所望の膜厚を有するゲート酸化膜５ 多結晶シ
リコン膜 ３１ 酸化膜 ３２ 膜質の劣る領域 ３３ シリコン基板
４ 所望の膜厚を有するゲート酸化膜５ 多結晶シ
リコン膜 ３１ 酸化膜 ３２ 膜質の劣る領域 ３３ シリコン基板
Claims (2)
- 【請求項１】シリコン熱酸化膜形成後、そのシリコン熱
酸化膜表面領域を除去してから電極形成を行うことを特
徴とする半導体装置の製造方法。 - 【請求項２】請求項１記載の酸化膜表面層の除去をウエ
ットエッチングにより行うことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4155891A JPH04278585A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4155891A JPH04278585A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278585A true JPH04278585A (ja) | 1992-10-05 |
Family
ID=12611762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4155891A Pending JPH04278585A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278585A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030095458A (ko) * | 2002-06-10 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 산화막 형성방법 |
-
1991
- 1991-03-07 JP JP4155891A patent/JPH04278585A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030095458A (ko) * | 2002-06-10 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 산화막 형성방법 |
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