JPH04277977A - 画像処理用プロセッサ - Google Patents
画像処理用プロセッサInfo
- Publication number
- JPH04277977A JPH04277977A JP3039656A JP3965691A JPH04277977A JP H04277977 A JPH04277977 A JP H04277977A JP 3039656 A JP3039656 A JP 3039656A JP 3965691 A JP3965691 A JP 3965691A JP H04277977 A JPH04277977 A JP H04277977A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- image data
- analog
- reference voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012545 processing Methods 0.000 title claims description 17
- 238000012937 correction Methods 0.000 claims abstract description 18
- 238000012935 Averaging Methods 0.000 claims abstract description 11
- 238000006243 chemical reaction Methods 0.000 claims description 20
- 238000009825 accumulation Methods 0.000 claims description 4
- 238000005070 sampling Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 238000012549 training Methods 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 244000007853 Sarothamnus scoparius Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Facsimile Image Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は画像処理用プロセッサに
関し、特に一次元ＣＣＤセンサ等のプッシュブルーム形
のセンサにより取得したファクシミリ等の画像処理用プ
ロセッサに関する。
関し、特に一次元ＣＣＤセンサ等のプッシュブルーム形
のセンサにより取得したファクシミリ等の画像処理用プ
ロセッサに関する。
【０００２】
【従来の技術】従来のこの種の画像処理用プロセッサは
、一次元ＣＣＤセンサの各セルに対し、階調に対応する
１ワード分（たとえば、２５６階調に対応する８ビット
）の補正用メモリを備えていた。
、一次元ＣＣＤセンサの各セルに対し、階調に対応する
１ワード分（たとえば、２５６階調に対応する８ビット
）の補正用メモリを備えていた。
【０００３】図２は、従来の画像処理用プロセッサの一
例を示すブロック図である。ここでは例としてファクシ
ミリ用のものを示す。
例を示すブロック図である。ここでは例としてファクシ
ミリ用のものを示す。
【０００４】図２において、従来の画像処理用プロセッ
サは、Ａ／Ｄ変換回路１と、ＲＡＭ８と、デコーダ５と
、演算増幅器６と、Ａ／Ｄ変換器７とを含んで構成され
ていた。
サは、Ａ／Ｄ変換回路１と、ＲＡＭ８と、デコーダ５と
、演算増幅器６と、Ａ／Ｄ変換器７とを含んで構成され
ていた。
【０００５】Ａ／Ｄ変換回路１は、逐次比較形のＡ／Ｄ
変換回路であり、ラダー抵抗１１と、アナログスイッチ
１２と、コンパレータ１３と、レジスタ１４とから構成
されている。
変換回路であり、ラダー抵抗１１と、アナログスイッチ
１２と、コンパレータ１３と、レジスタ１４とから構成
されている。
【０００６】次に、動作について説明する。
【０００７】まず、Ａ／Ｄ変換回路１の黒基準電圧端子
ＴＢに原稿の黒レベルの基準電圧Ｂを印加し、白ピーク
値電圧端子ＴＷに白ピーク値電圧Ｗを印加する。トレー
ニングシーケンスにおいて、レベル校正用の白板のデー
タを画像データ端子ＴＤに入力し、Ａ／Ｄ変換して、結
果をレジスタ１４に格納する。以上の操作を１ライン分
の全画素（セル）のデータについて行ない、各セルに対
するレベル補正データとして、ＲＡＭ８に格納する。
ＴＢに原稿の黒レベルの基準電圧Ｂを印加し、白ピーク
値電圧端子ＴＷに白ピーク値電圧Ｗを印加する。トレー
ニングシーケンスにおいて、レベル校正用の白板のデー
タを画像データ端子ＴＤに入力し、Ａ／Ｄ変換して、結
果をレジスタ１４に格納する。以上の操作を１ライン分
の全画素（セル）のデータについて行ない、各セルに対
するレベル補正データとして、ＲＡＭ８に格納する。
【０００８】次に、実際の原稿の読取りを行なうとき、
ＲＡＭ８に記憶した補正データをもとにデコーダ５によ
り、Ａ／Ｄ変換回路１のアナログスイッチ１２を操作し
てタップを切替えて補正電圧を出力し、演算増幅器６を
介して、基準電圧Ｒ１としてＡ／Ｄ変換器７の基準電圧
端子ＴＲ１に印加し、原稿を読取った画像データＤをＡ
／Ｄ変換するというものであった。
ＲＡＭ８に記憶した補正データをもとにデコーダ５によ
り、Ａ／Ｄ変換回路１のアナログスイッチ１２を操作し
てタップを切替えて補正電圧を出力し、演算増幅器６を
介して、基準電圧Ｒ１としてＡ／Ｄ変換器７の基準電圧
端子ＴＲ１に印加し、原稿を読取った画像データＤをＡ
／Ｄ変換するというものであった。
【０００９】前述のように、ＲＡＭ８は、各画素ごとに
所要の階調に対応するビット長の１ワード分のメモリ容
量を有する。たとえば、原稿サイズをＡ３とし、階調を
２５６として、線密度８本／ｍｍで読取る場合はメモリ
容量は２．５Ｋバイト必要であるというものであった。
所要の階調に対応するビット長の１ワード分のメモリ容
量を有する。たとえば、原稿サイズをＡ３とし、階調を
２５６として、線密度８本／ｍｍで読取る場合はメモリ
容量は２．５Ｋバイト必要であるというものであった。
【００１０】
【発明が解決しようとする課題】上述した従来の画像処
理用プロセッサは、一次元センサの各セルごとに階調に
対応するビット長の１ワード分のメモリを必要とするの
で、メモリ容量が大きくなるという欠点があった。
理用プロセッサは、一次元センサの各セルごとに階調に
対応するビット長の１ワード分のメモリを必要とするの
で、メモリ容量が大きくなるという欠点があった。
【００１１】
【課題を解決するための手段】本発明の画像処理用プロ
セッサは、アナログ画像データをアナログディジタル変
換しディジタル画像データと対応するアナログ信号とを
出力する第一のＡ／Ｄ変換回路と、前記ディジタル画像
データを予め定めた画素数ごとに平均化し平均化画像デ
ータを出力する平均化回路と、前記平均化画像データを
記憶する記憶回路と、前記平均化画像データを直線的に
補間処理して直線補間データを出力する直線補間回路と
、前記直線補間データを復号して前記第一のＡ／Ｄ変換
回路の補正信号を発生するデコーダ回路と、前記補正信
号により前記アナログ信号を補正した基準電圧信号によ
り前記アナログ画像データをアナログディジタル変換し
ディジタル画像データを出力する第二のＡ／Ｄ変換回路
とを備えて構成されている。
セッサは、アナログ画像データをアナログディジタル変
換しディジタル画像データと対応するアナログ信号とを
出力する第一のＡ／Ｄ変換回路と、前記ディジタル画像
データを予め定めた画素数ごとに平均化し平均化画像デ
ータを出力する平均化回路と、前記平均化画像データを
記憶する記憶回路と、前記平均化画像データを直線的に
補間処理して直線補間データを出力する直線補間回路と
、前記直線補間データを復号して前記第一のＡ／Ｄ変換
回路の補正信号を発生するデコーダ回路と、前記補正信
号により前記アナログ信号を補正した基準電圧信号によ
り前記アナログ画像データをアナログディジタル変換し
ディジタル画像データを出力する第二のＡ／Ｄ変換回路
とを備えて構成されている。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は本発明の画像処理用プロセッサの一
実施例を示すブロック図である。
実施例を示すブロック図である。
【００１４】本実施例の画像処理用プロセッサは、図１
に示すように、従来例と同様のＡ／Ｄ変換回路１と、デ
コーダ５と、演算増幅器６と、Ａ／Ｄ変換器７とに加え
て、平均化回路２と、ＲＡＭ３と、直線補間回路４とを
含んで構成されている。
に示すように、従来例と同様のＡ／Ｄ変換回路１と、デ
コーダ５と、演算増幅器６と、Ａ／Ｄ変換器７とに加え
て、平均化回路２と、ＲＡＭ３と、直線補間回路４とを
含んで構成されている。
【００１５】平均化回路２は、設定した標本間隔の画素
数、たとえば３２画素分のレベルの平均化を行なう回路
である。これは、たとえば、周知の設定した画素数のデ
イジタル画像データを累算する累算回路と累算結果を画
素数に逆比例した係数を乗ずる係数回路との組合せで構
成できる。
数、たとえば３２画素分のレベルの平均化を行なう回路
である。これは、たとえば、周知の設定した画素数のデ
イジタル画像データを累算する累算回路と累算結果を画
素数に逆比例した係数を乗ずる係数回路との組合せで構
成できる。
【００１６】Ａ／Ｄ変換回路１は、逐次比較形のＡ／Ｄ
変換回路であり、ラダー抵抗１１と、アナログスイッチ
１２と、コンパレータ１３と、レジスタ１４とから構成
されている。
変換回路であり、ラダー抵抗１１と、アナログスイッチ
１２と、コンパレータ１３と、レジスタ１４とから構成
されている。
【００１７】次に、本実施例の動作について説明する。
【００１８】従来例と同様、Ａ／Ｄ変換回路１の黒基準
電圧端子ＴＢに原稿の黒レベルの基準電圧Ｂを印加し、
白ピーク値電圧端子ＴＷに白ピーク値電圧Ｗを印加する
。画像データ端子ＴＤには、読取ったアナログ画像デー
タＤを入力する。
電圧端子ＴＢに原稿の黒レベルの基準電圧Ｂを印加し、
白ピーク値電圧端子ＴＷに白ピーク値電圧Ｗを印加する
。画像データ端子ＴＤには、読取ったアナログ画像デー
タＤを入力する。
【００１９】トレーニングシーケンスにおいて、レベル
校正用の白板によりレベル補正用のデータを作成する。
校正用の白板によりレベル補正用のデータを作成する。
【００２０】まず、Ａ／Ｄ変換回路１の黒基準電圧端子
ＴＢに黒レベルの基準電圧Ｂを印加し、白ピーク値電圧
端子ＴＷに白板の白ピーク値電圧Ｗを印加する。画像デ
ータ端子ＴＤに白板の読取りデータを入力し、Ａ／Ｄ変
換して、結果をレジスタ１４に格納する。
ＴＢに黒レベルの基準電圧Ｂを印加し、白ピーク値電圧
端子ＴＷに白板の白ピーク値電圧Ｗを印加する。画像デ
ータ端子ＴＤに白板の読取りデータを入力し、Ａ／Ｄ変
換して、結果をレジスタ１４に格納する。
【００２１】白板のデータを、本例の場合は３２画素分
読取った後、平均化回路２で読取りデータレベルの平均
化を行なう。平均化したデータをＲＡＭ３に格納する。 以上の操作を１ライン分の全画素（セル）のデータにつ
いて行ない、各セルに対するレベル補正データとして、
ＲＡＭ３に格納する。
読取った後、平均化回路２で読取りデータレベルの平均
化を行なう。平均化したデータをＲＡＭ３に格納する。 以上の操作を１ライン分の全画素（セル）のデータにつ
いて行ない、各セルに対するレベル補正データとして、
ＲＡＭ３に格納する。
【００２２】次に、実際の原稿の読取りを行なうとき、
ＲＡＭ３に記憶した補正データを読出し、直線補間回路
４にてサンプル間隔の３２画素内の各画素データを直線
近似にて補間処理する。直線補間処理された画素データ
は、従来と同様に、デコーダ５により、アナログ補正信
号に復号し、Ａ／Ｄ変換回路１のアナログスイッチ１２
を操作してタップを切替えて補正電圧を出力し、演算増
幅器６を介して、基準電圧Ｒ１としてＡ／Ｄ変換器７の
基準電圧端子ＴＲ１に印加する。Ａ／Ｄ変換器７は、ア
ナログデータ入力端子ＴＡに、原稿を読取ったアナログ
画像データＤが入力されこれをＡ／Ｄ変換する。
ＲＡＭ３に記憶した補正データを読出し、直線補間回路
４にてサンプル間隔の３２画素内の各画素データを直線
近似にて補間処理する。直線補間処理された画素データ
は、従来と同様に、デコーダ５により、アナログ補正信
号に復号し、Ａ／Ｄ変換回路１のアナログスイッチ１２
を操作してタップを切替えて補正電圧を出力し、演算増
幅器６を介して、基準電圧Ｒ１としてＡ／Ｄ変換器７の
基準電圧端子ＴＲ１に印加する。Ａ／Ｄ変換器７は、ア
ナログデータ入力端子ＴＡに、原稿を読取ったアナログ
画像データＤが入力されこれをＡ／Ｄ変換する。
【００２３】以上述べたように、本実施例の画像処理用
プロセッサは、平均化回路２の設定した標本間隔の画素
数、たとえば３２画素分のレベルの平均化を行なうので
、ＲＡＭ３の所要メモリ容量は、標本間隔分の１に削減
することができる。この標本間隔で、たとえば、従来例
と同様、原稿サイズをＡ３とし、階調を２５６として、
線密度８本／ｍｍで読取る場合はメモリ容量は従来例の
２．５Ｋバイトに対し７８バイトに削減することができ
ることになる。
プロセッサは、平均化回路２の設定した標本間隔の画素
数、たとえば３２画素分のレベルの平均化を行なうので
、ＲＡＭ３の所要メモリ容量は、標本間隔分の１に削減
することができる。この標本間隔で、たとえば、従来例
と同様、原稿サイズをＡ３とし、階調を２５６として、
線密度８本／ｍｍで読取る場合はメモリ容量は従来例の
２．５Ｋバイトに対し７８バイトに削減することができ
ることになる。
【００２４】
【発明の効果】以上説明したように、本発明の画像処理
用プロセッサは、平均化回路と直線補間回路とを備える
ことにより、設定した標本間隔の画素数分のレベルの平
均化を行なうので、ＲＡＭの所要メモリ容量は、標本間
隔の画素数分の１に削減することができるという効果が
ある。
用プロセッサは、平均化回路と直線補間回路とを備える
ことにより、設定した標本間隔の画素数分のレベルの平
均化を行なうので、ＲＡＭの所要メモリ容量は、標本間
隔の画素数分の１に削減することができるという効果が
ある。
【図１】本発明の画像処理用プロセッサの一実施例を示
すブロック図である。
すブロック図である。
【図２】従来の画像処理用プロセッサの一例を示すブロ
ック図である。
ック図である。
１ Ａ／Ｄ変換回路
２ 平均化回路
３，８ ＲＡＭ
４ 直線補間回路
５ デコーダ
６ 演算増幅器
１１ ラダー抵抗
１２ アナログスイッチ
１３ コンパレータ
１４ レジスタ
Claims (3)
- 【請求項１】 アナログ画像データをアナログディジ
タル変換しディジタル画像データと対応するアナログ信
号とを出力する第一のＡ／Ｄ変換回路と、前記ディジタ
ル画像データを予め定めた画素数ごとに平均化し平均化
画像データを出力する平均化回路と、前記平均化画像デ
ータを記憶する記憶回路と、前記平均化画像データを直
線的に補間処理して直線補間データを出力する直線補間
回路と、前記直線補間データを復号して前記第一のＡ／
Ｄ変換回路の補正信号を発生するデコーダ回路と、前記
補正信号により前記アナログ信号を補正した基準電圧信
号により前記アナログ画像データをアナログディジタル
変換しディジタル画像データを出力する第二のＡ／Ｄ変
換回路とを備えることを特徴とする画像処理用プロセッ
サ。 - 【請求項２】 前記第一のＡ／Ｄ変換回路ははしご形
抵抗回路とアナログスイッチを備える逐次比較形であり
、前記補正信号により前記アナログスイッチの切替を制
御することにより前記基準電圧信号を発生することを特
徴とする請求項１記載の画像処理用プロセッサ。 - 【請求項３】 前記平均化回路は前記画素数の前記デ
イジタル画像データを累算する累算回路と前記累算の結
果を前記画素数に逆比例した係数を乗ずる係数回路とを
備えることを特徴とする請求項１記載の画像処理用プロ
セッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039656A JPH04277977A (ja) | 1991-03-06 | 1991-03-06 | 画像処理用プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039656A JPH04277977A (ja) | 1991-03-06 | 1991-03-06 | 画像処理用プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04277977A true JPH04277977A (ja) | 1992-10-02 |
Family
ID=12559133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039656A Pending JPH04277977A (ja) | 1991-03-06 | 1991-03-06 | 画像処理用プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04277977A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6424753B1 (en) | 1998-01-28 | 2002-07-23 | Nec Corporation | Pixel interpolation method and circuit therefor |
| US7542576B2 (en) | 2005-03-01 | 2009-06-02 | Yamaha Corporation | Howling detection circuit |
-
1991
- 1991-03-06 JP JP3039656A patent/JPH04277977A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6424753B1 (en) | 1998-01-28 | 2002-07-23 | Nec Corporation | Pixel interpolation method and circuit therefor |
| US7542576B2 (en) | 2005-03-01 | 2009-06-02 | Yamaha Corporation | Howling detection circuit |
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