JPH04271518A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04271518A JPH04271518A JP3103259A JP10325991A JPH04271518A JP H04271518 A JPH04271518 A JP H04271518A JP 3103259 A JP3103259 A JP 3103259A JP 10325991 A JP10325991 A JP 10325991A JP H04271518 A JPH04271518 A JP H04271518A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 5
- 230000010354 integration Effects 0.000 abstract description 8
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ガリウムひ素基板上に
電界効果トランジスタ（以下、ＦＥＴと呼ぶ）を含んで
形成された半導体集積回路に関するものである。
電界効果トランジスタ（以下、ＦＥＴと呼ぶ）を含んで
形成された半導体集積回路に関するものである。
【０００２】
【従来の技術】従来、この種の半導体集積回路（以下、
ＧａＡｓ ＩＣと略称する。）においては、回路の簡
単さと低消費電力化の観点から、図５に示すＥ／Ｄ構成
ＤＣＦＬと呼ばれるシングルエンド型論理回路が広く使
用されている。この論理回路は、２個のＦＥＴ５１，５
２と、電源端子（ＶＤＤ）５３と、電源端子（ＶＳＳ）
５４と、入力端子５５と、出力端子５６とから構成され
ている。このＥ／Ｄ構成ＤＣＦＬは上記の特長により、
高集積度の集積回路に適している。しかし、速度の観点
からすると、その性能は極めて不十分である。即ち、Ｅ
／Ｄ構成ＤＣＦＬ回路では、無負荷遅延回路は１０〜４
０ｐｓｅｃ／ｇａｔｅと優れてはいるが、単位配線長当
りの遅延時間増分は、１ｍｍ当り１００〜２００ｐｓｅ
ｃ／ｇａｔｅおよび、ファンアウト当りの遅延時間増分
も２０〜１００ｐｓｅｃ／Ｆ．Ｏ．と大きく、実際に集
積回路を構成する標準的論理回路の遅延時間としては０
．５〜１ｎｓｅｃ以上となる。従ってＥ／Ｄ構成ＤＣＦ
Ｌ回路は、平均的な負荷が大きい高集積度の集積回路の
高速化には不適切である。
ＧａＡｓ ＩＣと略称する。）においては、回路の簡
単さと低消費電力化の観点から、図５に示すＥ／Ｄ構成
ＤＣＦＬと呼ばれるシングルエンド型論理回路が広く使
用されている。この論理回路は、２個のＦＥＴ５１，５
２と、電源端子（ＶＤＤ）５３と、電源端子（ＶＳＳ）
５４と、入力端子５５と、出力端子５６とから構成され
ている。このＥ／Ｄ構成ＤＣＦＬは上記の特長により、
高集積度の集積回路に適している。しかし、速度の観点
からすると、その性能は極めて不十分である。即ち、Ｅ
／Ｄ構成ＤＣＦＬ回路では、無負荷遅延回路は１０〜４
０ｐｓｅｃ／ｇａｔｅと優れてはいるが、単位配線長当
りの遅延時間増分は、１ｍｍ当り１００〜２００ｐｓｅ
ｃ／ｇａｔｅおよび、ファンアウト当りの遅延時間増分
も２０〜１００ｐｓｅｃ／Ｆ．Ｏ．と大きく、実際に集
積回路を構成する標準的論理回路の遅延時間としては０
．５〜１ｎｓｅｃ以上となる。従ってＥ／Ｄ構成ＤＣＦ
Ｌ回路は、平均的な負荷が大きい高集積度の集積回路の
高速化には不適切である。
【０００３】図６に示した回路は、Ｅ／Ｄ構成ＤＣＦＬ
回路の欠点である負荷駆動能力改善のため提唱されてい
るものである。電源端子（ＶＤＤ）６１と電源端子（Ｖ
ＳＳ）６２との間に構成されたＦＥＴ６３，６４，６５
から成る２入力ＮＯＲと、ＦＥＴ６６，６７，６８から
成るプッシュプル回路との組合せから形成されている。 なお、６９，７０は入力端子を、７１は出力端子を示し
ている。この回路では、プッシュプルバッファ回路によ
り負荷駆動能力は改善されている。即ち、単位配線長当
りの遅延時間増分は、１ｍｍ当り２０〜６０ｐｓｅｃ／
ｇａｔｅ及びファンアウト当りの遅延時間増分は１０ｐ
ｓｅｃ／Ｆ．Ｏ．以下となり格段の改善が見込める。し
かるに、この回路によればＮＯＲ回路の入力と同数のプ
ッシュプル回路ドライバ用ＦＥＴを必要とする。図６で
は２入力の例を示したが、多入力・多機能化するほど、
この回路を構成する要素ＦＥＴ数は増加する。従ってこ
の回路は高集積化には適さないことは明かである。
回路の欠点である負荷駆動能力改善のため提唱されてい
るものである。電源端子（ＶＤＤ）６１と電源端子（Ｖ
ＳＳ）６２との間に構成されたＦＥＴ６３，６４，６５
から成る２入力ＮＯＲと、ＦＥＴ６６，６７，６８から
成るプッシュプル回路との組合せから形成されている。 なお、６９，７０は入力端子を、７１は出力端子を示し
ている。この回路では、プッシュプルバッファ回路によ
り負荷駆動能力は改善されている。即ち、単位配線長当
りの遅延時間増分は、１ｍｍ当り２０〜６０ｐｓｅｃ／
ｇａｔｅ及びファンアウト当りの遅延時間増分は１０ｐ
ｓｅｃ／Ｆ．Ｏ．以下となり格段の改善が見込める。し
かるに、この回路によればＮＯＲ回路の入力と同数のプ
ッシュプル回路ドライバ用ＦＥＴを必要とする。図６で
は２入力の例を示したが、多入力・多機能化するほど、
この回路を構成する要素ＦＥＴ数は増加する。従ってこ
の回路は高集積化には適さないことは明かである。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上述
の問題点を解決し、ＧａＡｓ ＩＣにおける低消費電
力性，高集積性を損なうことなく速度の向上を実現した
半導体集積回路を提供することにある。
の問題点を解決し、ＧａＡｓ ＩＣにおける低消費電
力性，高集積性を損なうことなく速度の向上を実現した
半導体集積回路を提供することにある。
【０００５】
【課題を解決するための手段】第１の発明の半導体集積
回路は、第１の電源端子にドレインを接続され、ゲート
とソースとを内部出力端子に接続された第１の負荷ＦＥ
Ｔと、前記内部出力端子にドレインを接続され互いにソ
ースを接続された第２の駆動ＦＥＴ群と、ドレインを第
１の電源端子に接続され、ゲートを前記内部出力端子に
接続された第３のＦＥＴと、出力端子にドレインを接続
され、前記第２の駆動ＦＥＴ群の共通ソースにゲートを
接続され、ソースを第２の電源端子に接続された第４の
ＦＥＴとから成る論理回路を含んで構成されることを特
徴とする。
回路は、第１の電源端子にドレインを接続され、ゲート
とソースとを内部出力端子に接続された第１の負荷ＦＥ
Ｔと、前記内部出力端子にドレインを接続され互いにソ
ースを接続された第２の駆動ＦＥＴ群と、ドレインを第
１の電源端子に接続され、ゲートを前記内部出力端子に
接続された第３のＦＥＴと、出力端子にドレインを接続
され、前記第２の駆動ＦＥＴ群の共通ソースにゲートを
接続され、ソースを第２の電源端子に接続された第４の
ＦＥＴとから成る論理回路を含んで構成されることを特
徴とする。
【０００６】第２の発明の半導体集積回路は、第１の電
源端子にドレインを接続され、ゲートとソースとを出力
端子に接続された第１の負荷ＦＥＴと、前記出力端子に
ドレインを接続され、互いにソースを接続された第２の
駆動ＦＥＴ群と、ドレインは電気的に開放状態とされ、
前記第２の駆動ＦＥＴ群の共通ソースにゲートを接続さ
れ、ソースを第２の電源端子に接続された第３のＦＥＴ
とから成る論理回路と、請求項１記載の論理回路との２
種の回路が、所要箇所に対し配線工程のみで形成するマ
スタースライス方式により基板に形成されたことを特徴
とする。
源端子にドレインを接続され、ゲートとソースとを出力
端子に接続された第１の負荷ＦＥＴと、前記出力端子に
ドレインを接続され、互いにソースを接続された第２の
駆動ＦＥＴ群と、ドレインは電気的に開放状態とされ、
前記第２の駆動ＦＥＴ群の共通ソースにゲートを接続さ
れ、ソースを第２の電源端子に接続された第３のＦＥＴ
とから成る論理回路と、請求項１記載の論理回路との２
種の回路が、所要箇所に対し配線工程のみで形成するマ
スタースライス方式により基板に形成されたことを特徴
とする。
【０００７】
【実施例】以下、本発明について図面を参照して説明す
る。
る。
【０００８】図１は第１の発明の実施例の等価回路図で
ある。この実施例の半導体集積回路は、ガリウムひ素基
板上に電界効果トランジスタを含んで形成された半導体
集積回路であり、その基本論理回路の構成として、電源
端子（ＶＤＤ）１にドレインを接続されゲートとソース
とを内部出力端子２に接続された負荷ＦＥＴ３と、内部
出力端子２にドレインを接続され互いにソースを接続さ
れた駆動ＦＥＴ群、本実施例ではＦＥＴ４，５と、ドレ
インを電源端子１に接続されゲートを内部出力端子２に
接続されたＦＥＴ６と、出力端子７にドレインを接続さ
れ駆動ＦＥＴ群４，５の共通ソースにゲートを接続され
ソースを電源端子８（ＶＳＳ）に接続されたＦＥＴ９と
から成る論理回路を含んで構成される。なお、１０，１
１は入力端子である。
ある。この実施例の半導体集積回路は、ガリウムひ素基
板上に電界効果トランジスタを含んで形成された半導体
集積回路であり、その基本論理回路の構成として、電源
端子（ＶＤＤ）１にドレインを接続されゲートとソース
とを内部出力端子２に接続された負荷ＦＥＴ３と、内部
出力端子２にドレインを接続され互いにソースを接続さ
れた駆動ＦＥＴ群、本実施例ではＦＥＴ４，５と、ドレ
インを電源端子１に接続されゲートを内部出力端子２に
接続されたＦＥＴ６と、出力端子７にドレインを接続さ
れ駆動ＦＥＴ群４，５の共通ソースにゲートを接続され
ソースを電源端子８（ＶＳＳ）に接続されたＦＥＴ９と
から成る論理回路を含んで構成される。なお、１０，１
１は入力端子である。
【０００９】ＦＥＴ３，４，５は２入力ＮＯＲ回路を構
成し、ＦＥＴ６，９はプッシュプル回路を構成する。２
入力ＮＯＲ回路において、ＦＥＴ４と５とのソース端子
は接続されており、２入力信号についてのＯＲ出力とな
っている。このソース端子はプッシュプル回路のドライ
バ用ＦＥＴ９のゲートに接続されており、従ってプッシ
ュプル回路出力端子７は２入力信号についてのＮＯＲ出
力となる。
成し、ＦＥＴ６，９はプッシュプル回路を構成する。２
入力ＮＯＲ回路において、ＦＥＴ４と５とのソース端子
は接続されており、２入力信号についてのＯＲ出力とな
っている。このソース端子はプッシュプル回路のドライ
バ用ＦＥＴ９のゲートに接続されており、従ってプッシ
ュプル回路出力端子７は２入力信号についてのＮＯＲ出
力となる。
【００１０】この回路によれば、負荷駆動能力は従来の
プッシュプル付き回路と同一である。しかもプッシュプ
ルの回路ドライバ用ＦＥＴ９は、ＮＯＲ入力数に拘わら
ず出力端子当り１個で済む。このため、従来困難であっ
た、高集積性と高速度性との両立を容易に実現し得る。
プッシュプル付き回路と同一である。しかもプッシュプ
ルの回路ドライバ用ＦＥＴ９は、ＮＯＲ入力数に拘わら
ず出力端子当り１個で済む。このため、従来困難であっ
た、高集積性と高速度性との両立を容易に実現し得る。
【００１１】図１では２入力ＮＯＲを例にとり説明した
が、より多入力のＮＯＲ回路についても有効であり、か
つその効果はより顕著となっていくことは明かである。
が、より多入力のＮＯＲ回路についても有効であり、か
つその効果はより顕著となっていくことは明かである。
【００１２】図２は、第２の発明に使用される論理回路
の一例の等価回路図である。この論理回路は、電源端子
（ＶＤＤ）１にドレインを接続されゲートとソースとを
出力端子７に接続された負荷ＦＥＴ３と、出力端子７に
ドレインを接続され互いにソースを接続された駆動ＦＥ
Ｔ群、本実施例ではＦＥＴ４，５と、ドレイン１２は電
気的に開放状態とされ駆動ＦＥＴ４，５の共通ソースに
ゲートを接続されソースを電源端子（ＶＳＳ）８に接続
されたＦＥＴ９とから成る。
の一例の等価回路図である。この論理回路は、電源端子
（ＶＤＤ）１にドレインを接続されゲートとソースとを
出力端子７に接続された負荷ＦＥＴ３と、出力端子７に
ドレインを接続され互いにソースを接続された駆動ＦＥ
Ｔ群、本実施例ではＦＥＴ４，５と、ドレイン１２は電
気的に開放状態とされ駆動ＦＥＴ４，５の共通ソースに
ゲートを接続されソースを電源端子（ＶＳＳ）８に接続
されたＦＥＴ９とから成る。
【００１３】図２の２入力ＮＯＲ回路においては、ＦＥ
Ｔ９のドレイン端子は開放とされており、プッシュプル
回路とはなっていない。ＦＥＴ４と５とのソース端子は
２入力信号に対するＯＲ出力であり、ＦＥＴ９のゲート
・ソース間接合（ショットキー接合）ダイオードを介し
て電源端子（ＶＳＳ）８に接続されている。この回路は
プッシュプル機能を持たないＮＯＲ回路であり、消費電
力を１／２以下に低減できる。また論理レベルも、図１
のプッシュプル機能付き回路と整合可能である。従って
、図１と図２の回路とはレベル整合回路を必要とせず、
接続可能である。
Ｔ９のドレイン端子は開放とされており、プッシュプル
回路とはなっていない。ＦＥＴ４と５とのソース端子は
２入力信号に対するＯＲ出力であり、ＦＥＴ９のゲート
・ソース間接合（ショットキー接合）ダイオードを介し
て電源端子（ＶＳＳ）８に接続されている。この回路は
プッシュプル機能を持たないＮＯＲ回路であり、消費電
力を１／２以下に低減できる。また論理レベルも、図１
のプッシュプル機能付き回路と整合可能である。従って
、図１と図２の回路とはレベル整合回路を必要とせず、
接続可能である。
【００１４】これら２種の回路はマスタースライス方式
による配線工程のみで変換可能である。図３は配線工程
により、図１のプッシュプル機能付き回路を形成する例
を示したものである。また、図４は、図２のプッシュプ
ル機能のない低消費電力型回路の形成例である。
による配線工程のみで変換可能である。図３は配線工程
により、図１のプッシュプル機能付き回路を形成する例
を示したものである。また、図４は、図２のプッシュプ
ル機能のない低消費電力型回路の形成例である。
【００１５】以上のように本発明により、下地プロセス
後の配線工程において、高速性を要する部分にのみプッ
シュプル機能を付与することにより、容易に高速性・集
積度を損なうことなく消費電力低減が可能となる。
後の配線工程において、高速性を要する部分にのみプッ
シュプル機能を付与することにより、容易に高速性・集
積度を損なうことなく消費電力低減が可能となる。
【００１６】また、本発明では主として２入力ＮＯＲを
例にとり説明したが、本発明の回路がより多入力のＮＯ
Ｒ回路についても有効であり、かつその効果はより顕著
となって行くことは明かである。
例にとり説明したが、本発明の回路がより多入力のＮＯ
Ｒ回路についても有効であり、かつその効果はより顕著
となって行くことは明かである。
【００１７】
【発明の効果】以上説明したように、本発明はガリウム
ひ素基板上に電界効果トランジスタを含んで形成された
半導体集積回路において、ＦＥＴ数を増加することなく
プッシュプル機能付き多入力ＮＯＲ回路を実現し、この
回路と論理レベル整合回路を必要とせず接続可能な低消
費電力型回路と、これら２種の回路を配線工程のみで変
換可能とし、同一下地プロセス後の配線工程において、
高速性を要する部分にのみプッシュプル機能を付与する
ことにより以下に示す効果を生ずる。■高集積性と高速
度性との両立を容易に実現し得る。■高速性・集積度を
損なうことなく消費電力低減を可能とする。
ひ素基板上に電界効果トランジスタを含んで形成された
半導体集積回路において、ＦＥＴ数を増加することなく
プッシュプル機能付き多入力ＮＯＲ回路を実現し、この
回路と論理レベル整合回路を必要とせず接続可能な低消
費電力型回路と、これら２種の回路を配線工程のみで変
換可能とし、同一下地プロセス後の配線工程において、
高速性を要する部分にのみプッシュプル機能を付与する
ことにより以下に示す効果を生ずる。■高集積性と高速
度性との両立を容易に実現し得る。■高速性・集積度を
損なうことなく消費電力低減を可能とする。
【図１】本発明の２入力ＮＯＲの等価回路図である。
【図２】図１の回路とレベル整合可能な低消費電力型２
入力ＮＯＲの等価回路図である。
入力ＮＯＲの等価回路図である。
【図３】図１の回路のマスタースライス方式による実現
例である。
例である。
【図４】図２の回路のマスタースライス方式による実現
例である。
例である。
【図５】従来のＥ／Ｄ構成ＤＣＦＬ回路を示す図である
。
。
【図６】従来のプッシュプル機能付き２入力ＮＯＲ回路
である。
である。
１ 電源端子（ＶＤＤ）
２ 内部出力端子
３，４，５，６，９ ＦＥＴ
７ 出力端子
８ 電源端子（ＶＳＳ）
１０，１１ 入力端子
Claims (2)
- 【請求項１】第１の電源端子にドレインを接続され、ゲ
ートとソースとを内部出力端子に接続された第１の負荷
ＦＥＴと、前記内部出力端子にドレインを接続され互い
にソースを接続された第２の駆動ＦＥＴ群と、ドレイン
を第１の電源端子に接続され、ゲートを前記内部出力端
子に接続された第３のＦＥＴと、出力端子にドレインを
接続され、前記第２の駆動ＦＥＴ群の共通ソースにゲー
トを接続され、ソースを第２の電源端子に接続された第
４のＦＥＴとから成る論理回路を含んで構成されること
を特徴とする半導体集積回路。 - 【請求項２】第１の電源端子にドレインを接続され、ゲ
ートとソースとを出力端子に接続された第１の負荷ＦＥ
Ｔと、前記出力端子にドレインを接続され、互いにソー
スを接続された第２の駆動ＦＥＴ群と、ドレインは電気
的に開放状態とされ、前記第２の駆動ＦＥＴ群の共通ソ
ースにゲートを接続され、ソースを第２の電源端子に接
続された第３のＦＥＴとから成る論理回路と、請求項１
記載の論理回路との２種の回路が、所要箇所に対し配線
工程のみで形成するマスタースライス方式により基板に
形成されたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10325991A JP3418993B2 (ja) | 1991-02-26 | 1991-02-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10325991A JP3418993B2 (ja) | 1991-02-26 | 1991-02-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04271518A true JPH04271518A (ja) | 1992-09-28 |
| JP3418993B2 JP3418993B2 (ja) | 2003-06-23 |
Family
ID=14349447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10325991A Expired - Fee Related JP3418993B2 (ja) | 1991-02-26 | 1991-02-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3418993B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010129837A2 (en) | 2009-05-07 | 2010-11-11 | Semisouth Laboratories, Inc. | High temperature gate drivers for wide bandgap semiconductor power jfets and integrated circuits including the same |
-
1991
- 1991-02-26 JP JP10325991A patent/JP3418993B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010129837A2 (en) | 2009-05-07 | 2010-11-11 | Semisouth Laboratories, Inc. | High temperature gate drivers for wide bandgap semiconductor power jfets and integrated circuits including the same |
| EP2427964A2 (en) * | 2009-05-07 | 2012-03-14 | Ss Sc Ip, Llc | High temperature gate drivers for wide bandgap semiconductor power jfets and integrated circuits including the same |
| JP2012526487A (ja) * | 2009-05-07 | 2012-10-25 | エスエス エスシー アイピー、エルエルシー | ワイドバンドギャップ半導体パワーｊｆｅｔのための高温ゲートドライバ及びそれを含む集積回路 |
| EP2427964A4 (en) * | 2009-05-07 | 2014-07-09 | Power Integrations Inc | HIGH-TEMPERATURE GATE DRIVER FOR SEMICONDUCTOR CURRENT JFETS WITH FURTHER BAND GAP AND INTEGRATED CIRCUITS THEREWITH |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3418993B2 (ja) | 2003-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |