JPH0426993A

JPH0426993A - 記憶装置

Info

Publication number: JPH0426993A
Application number: JP2131950A
Authority: JP
Inventors: Yukihiko Ogata; 尾形　幸彦
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1990-05-22
Filing date: 1990-05-22
Publication date: 1992-01-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、例えばメモリ上のプログラムで動作するＣＰ
Ｕを備えた回路におけるプログラム開発やデバッグ作業
に用いられる記憶装置に関する。

［従来の技術］従来より、ＣＰＵを搭載した回路の開発に於いては、そ
のＣＰＵを動作させるためのプログラム開発が重要な位
置を占め、時間的にも比重が大きいのが普通である。

また、近年、これらをチエツクしようとする回路（以下
、ターゲット回路という）を動作させる場合には、ＣＰ
Ｕの代わりにエミュレータ−を用いるのが普通である。

エミュレータ−には、通常、ユーザーのプログラムを収
納するためのメモリが搭載されており、これを用いれば
、ターゲット回路上のプログラム用メモリ（通常はＲＯ
Ｍ）を用いることなくプログラムを動作させることが可
能である。

しかし、なるべく実際のＲＯＭと同じ条件で、チエツク
作業を行いたい場合や、ＲＯＭのメモリ空間構成がバン
ク切換え対応になっていて、エミュレータ−内臓のメモ
リでは都合が悪い場合がある。

このような理由から、実際には、エミュレータ−内臓の
メモリではなく、ターゲット回路上にＲｏＭの代わりと
なるＲＡＭを搭載して、このＲＡＭ上でプログラムを動
作させる場合が多い。

第５図は、従来の回路例を示すブロック図である。

図において、ＲＡＭカード５０１は、ターゲット回路に
実装されるはずのＲＯＭの代わりに、デバッグ作業用の
メモリとして用いるものである。

このＲＡＭカード５０１は、ターゲット回路に搭載され
るＲＯＭと同じメモリ容量を有したＲＡＭ５０３を搭載
している。

また、ＲＯＭソケット５１２は、ターゲット回路上のＲ
ＯＭ素子を挿入するためのＩＣソケットであるが、ＲＡ
Ｍカード５０１を用いる時は、ＲＯＭ素子は実装しない
。

コネクタ５０９は、ＲＡＭカード５０１をターゲット回
路と接続するためのものであり、前述のＲＯＭソケット
５１２と同じ信号が配線されているが、これに加えてさ
らにＷＲ倍信号配線されている。

このため、ＣＰＵソケット５１１に挿入されているエミ
ュレータ−のボッドから、ＲＡＭカード５０１にプログ
ラムを書込むことが可能である（以下、この動作をダウ
ンロードという）。

そして、このダウンロードによってプログラムが書込ま
れた後は、本来のＲＯＭと同様にＣＰＵ（この場合はエ
ミュレータ−）をプログラムによって動作させることが
可能である。

また、ＬＥＤ５０８は、ターゲット回路から■ＣＣ電源
が供給されていることを示すものである。

［発明が解決しようとする課Ｉ＃！］しかしながら、上記従来技術では、ＲＡＭカード５０１
を用いるため、−旦ターゲット回路の電源をオフすると
、ＲＡＭカード５０１に書込まれていたプログラムが消
えてしまう不都合がある。

このため、ターゲット回路の電源を再びオンしてプログ
ラムを動作させるには、再度プログラムをダウンロード
する必要がある。

ところが、近年ＲＯＭの容量は益々大きくなっており、
ここに書込まれるプログラムのサイズも大きいものとな
るので、これと同じプログラムのダウンロード作業には
、かなりの時間を要することになる。従って、電源をオ
ンする度にプログラムをダウンロードしたのでは、作業
を大幅に遅延させてしまう欠点がある。

また、プログラムのデパック作業では、その場限りの応
急対策としてバッチプログラムを書込むことが多いが、
そのバッチプログラムも、ターゲット回路の電源オフに
よって消えてしまうので、デパック作業上も不便であっ
た。

本発明は、ターゲット回路上に搭載した揮発性メモリ素
子上でプログラムを動作させる作業において、プログラ
ムのダウンロード回数を削減でき、作業性を改善するこ
とができる記憶装置を提供することを目的とする。

［課題を解決する手段］本発明は、揮発性メモリ素子と、この揮発性メモリ素子
のバックアップ用電源と、他の回路から上記揮発性メモ
リ素子に電源供給を行うための接続手段と、上記他の回
路の電源がオフした場合、これを検出して上記バックア
ップ用電源に切り換え、上記揮発性メモリ素子に電源供
給する制御手段とを有することを特徴とする。

［作用コ本発明では、上記他の回路から揮発性メモリ素子への電
源がオフした場合には、バックアップ用電源によって揮
発性メモリ素子に電源供給を行うことから、回路の電源
をオフしても揮発性メモリ素子にダウンロードしたプロ
グラムは保持されるので、再び電源をオンすることによ
り、再度ダウンロードすることなく上記プログラムを動
作させることができる。したがって、プログラムのダウ
ンロード回数を削減でき、作業性を改善することができ
る。

［実施例］第１図は、本発明の第１実施例を示すブロック図である
。

図において、ＲＯＭソケットｌｌｏは、本来ＲＯＭを挿
入するＩＣソケットであるが、コネクタ１０９を挿入す
ることで、ターゲット回路とＲＡＭカード１０１とを接
続するものである。なお、本実施例では、１Ｍビットの
ＲＯＭを想定している。

第１の切換スイッチ１０７は、コネクタ１０９の信号配
置をＲＯＭとして接続するか、ＲＡＭとして接続するか
を切り換えるためのものである。

すなわち、このスイッチ１０７をＲＡＭ側に切換えた場
合は、ＷＲ倍信号配線されるが、ＲＯＭ側に切換えた場
合は、ＷＲ倍信号配線されないことになる。

第２の切換スイッチ１１１は、ＲＯＭソケット１１０に
接続される信号を切換えるもので、ＲＯＭを使用する場
合は、ＷＲ倍信号不要であるので、ＷＲ倍信号接続しな
いように切り換わる。

一方、ＲＡＭカード１０１を使用する場合は、ＷＲ倍信
号接続されるように切り換わる。

これによってＣＰＵからは、あたかもＲＯＭソケッ）１
１０上にＲＡＭ素子が挿入されているように見える。

ＲＡＭカード１０１をターゲット回路に接続して使用す
る場合は、第２の切換スイッチ１１１と第１の切換スイ
ッチ１０７は、双方ともＲＡＭ側に設定して使用する。

ＳＲＡＭ１０３は、ターゲット回路上（７）ＲＯＭソケ
ット１１０に挿入するＲＯＭに対応して１Ｍビットの容
量を有するものである。

バックアップ制御回路１０６は、通常（電源オン時）は
、ターゲット回路からコネクタ１０９を介して供給され
るＶｃｃ電圧をＲＡＭカード１０１上のＳＲＡＭ１０３
へ供給している。

同時にバックアップ制御回路１０６は、ターゲット回路
からのＶｃｃ電圧を監視している。

ターゲット回路のＶｃｃ電圧が規定の値以下になると、
バックアップ制御回路１０６はこれを検知してバックア
ップ用のバッテリー１０２の電源に切り換えて、ＳＲＡ
Ｍ１０３へ供給する。また、バックアップ制御回路１０
６は、Ｖｃｃ電源がオフの期間中に、誤ってＳＲＡＭ１
０３がアクセスされないようにＣＥ倍信号オフする。

これによって、Ｖｃｃ電源がオフした場合でもＳＲＡＭ
１０３上のデータは保存される。

また、再度Ｖｃｃ電源がオンすると、バックアップ制御
回路１０６はこれを検知して、再びＶｃｃ電源に切り換
えてＳＲＡＭ１０３に供給し、ＣＥ倍信号使用可能状態
にするので、再びターゲット回路のＣＰＵからアクセス
が可能となる。

また、前述のＶｃｃ電源がオフの期間中に、コネクタ１
０９を抜き取れば、ＲＡＭカード１０１をターゲット回
路と切り離して移動することが回旋である。これにより
ＳＲＡＭ１０３上にプログラムおよびデータを保持した
ままで他のターゲット回路に移動することが可能となる
。

そして、他のターゲット回路の電源をオンすれば、ここ
で上述のプログラムを実行することも可能である。

さらに、このＲＡＭカード１０１は、第１の切換スイッ
チ１０７をＲＯＭ側にすることで、コネクタ１０９の信
号配置をＲＯＭ対応にすることができるので、ＦＲＯＭ
ライターのマスターＲＯＭ用ソケットに挿入することが
可能である。これによって、ＲＡＭカード１０１上のプ
ログラムを、最後にＦＲＯＭにコピーすることが可能と
なる。

以上のように、ターゲット回路との接続に、ＲＯＭ用（
またはＲＡＭ用）のＩＣソケットを用いることにより、
同じＲＯＭ素子を用いる他のターゲット回路にも接続し
て利用することが可能であり、輻広く活用できる。

！＠２図は、本発明の第２実施例を示すブロック図であ
る。

この第２実施例は、上述した第２の切換スイッチが無く
、ＲＯＭのみを実装可能なターゲット回路に使用する例
である。この場合、第１の切換スイッチ２０７をＲＯＭ
側にしておき、ＷＲ信号接続ケーブル２１３を用いるこ
とで、前述の実施例と同様に使用することが可能である
。

第３図は、この場合の第１の切換スイッチ２０７による
配線の切り換えを説明する模式図である。

まず、上記第１実施例のようにターゲット回路側がＲＡ
Ｍに設定された状態で使用する場合には、第１の切換ス
イッチ２０７をＲＡＭ側に設定した場合、コネクタ２０
９側のＷＲ倍信号ＳＲＡＭ２０３のＷＲビンに配線され
る。しかし、第２実施例のように、ターゲット回路側が
ＲＯＭに設定された状態で使用する場合には、第１の切
換スイッチ２０７をＲＯＭ側に設定することにより、Ｗ
Ｒ信号接続ケーブル２１３にＳＲＡＭ２０３のＷＲピン
が配線されることになる。

なお、その他の構成は上記第１実施例と共通であり、説
明は省略する。

第４図は、本発明の第３実施例を示すブロック図である
。

一般に、ＩＣメモリでは、異なるメモリ容量であっても
、同一のピン数である場合がある０例えば、１Ｍビー、
ト（８ビット幅）のＳＲＡＭは３２ビンであるが、２Ｍ
ビットや４Ｍビットでも同様に３２ピンである。つまり
、１Ｍビットや２ＭビットのＳＲＡＭでは、４Ｍビット
でアドレスとして使用される予定のピンはＮＣ（未接続
）として定義されている。

そこで、この実施例では、将来ターゲット回路上のＲＯ
Ｍソケット３１０に、１Ｍビットではなく、２Ｍビー／
　トや４ＭビットのＲＯＭを挿入して使用する場合を考
慮し、これに対応できる構成としたものである。

第４図において、アドレスデコーダ３０５は、１Ｍビッ
トのＳＲＡＭではＮＣであるが、２ＭビットのＳＲＡＭ
では定義される上位のアドレスビットをデコードするた
めのものである。

これによって、ターゲット回路が１ＭビットのＲＯＭ　
（またはＲＡＭ）を想定して設計してあれば、ＲＡＭカ
ード３０１の１Ｍビット分のＲＡＭがアクセスされる。

すなわち、この場合、ＲＡＭカード３０１上では、アド
レスデコーダ３０５によって上位のアドレス信号Ａ１７
はプルアップ処理しであるので、高位のアドレスエリア
である一方のＳＲＡＭ３０４のみがアクセスされること
になる。

また、他のターゲット回路が、２ＭビットのＲＯＭ　（
またはＲＡＭ）を想定して設計してあれば、アドレスデ
コーダ３０５によりＲＡＭカード３０１の２Ｍビット分
のＲＡＭ、すなわち両方のＳＲＡＭ３０３．３０４がア
クセスされることになる。

［発明の効果］以上のように、本発明によれば、記憶装置が使用される
回路の電源がオフした場合でも、揮発性メモリ内のプロ
グラムやデータを保持することが可能となり、ダウンロ
ードの回数を減少でき、作業効率を改善できる効果があ
る。

また、回路の電源がオフしているときは、記憶装置を取
外して移動が可能であり、これをマスターＲＯＭの代り
に用いることもできる。したがって、ＦＲＯＭライター
等を利用すれば、本記憶装置から直接にコピーのＲＯＭ
を作ることも可能である。

【図面の簡単な説明】

第１図は、本発明の第１実施例を示すブロック図である
。第２図は、本発明の第２実施例を示すブロック図である
。第３図は、同実施例における配線の切り換えを説明する
模式図である。第４図は、本発明の第３実施例を示すブロック図である
。第５図は、従来の回路例を示すブロック図である。１０１．２０１．３０１・・・ＲＡＭカード、１０２、
２０２、３０２・・・バックアップ用バッテリー１０３．２０３．３０３．３０４・・・ＳＲＡＭ、１０６、２０６、３０６・・・バックアップ制御回路。

Claims

【特許請求の範囲】

（１）揮発性メモリ素子と；この揮発性メモリ素子のバックアップ用電源と；他の回路から上記揮発性メモリ素子に電源供給を行うた
めの接続手段と；上記他の回路の電源がオフした場合、これを検出して上
記バックアップ用電源に切り換え、上記揮発性メモリ素
子に電源供給する制御手段と；を有することを特徴とす
る記憶装置。
（２）請求項（１）において、上記他の回路との接続手段は、上記他の回路上のメモリ
素子を実装するＩＣソケットに挿入可能な接続手段であ
ることを特徴とする記憶装置。
（３）請求項（２）において、上記接続手段を、ＲＯＭ素子に対して接続可能な信号配
置か、またはＲＡＭ素子に対して接続可能な信号配置か
に設定する切り換え手段を備えたことを特徴とする記憶
装置。
（４）請求項（２）において、上記他の回路上のメモリ素子と同じピン数のメモリ素子
の最大容量に相当するメモリ容量のＲＡＭと；このＲＡＭのアドレスの上位ビットをデコードするデコ
ード手段と；を有することを特徴とする記憶装置。