JPH0426493B2 - - Google Patents
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- Publication number
- JPH0426493B2 JPH0426493B2 JP60194501A JP19450185A JPH0426493B2 JP H0426493 B2 JPH0426493 B2 JP H0426493B2 JP 60194501 A JP60194501 A JP 60194501A JP 19450185 A JP19450185 A JP 19450185A JP H0426493 B2 JPH0426493 B2 JP H0426493B2
- Authority
- JP
- Japan
- Prior art keywords
- shift
- bit
- input data
- storage section
- specific
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000013500 data storage Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 5
- 238000004364 calculation method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Description
【発明の詳細な説明】
〔概要〕
本発明は、データを処理するデータ処理装置の
演算制御において、シフト演算制御のためのハー
ドウエアをより単純なものとするために、固定ビ
ツトシフト指示があつた場合にはシフト回路には
頼らず、独立して当該ビツトを得る様にし、固定
ビツトシフトをシフト回路の中では行なう必要を
無くし、その分ハードウエアを軽くしたものであ
る。
演算制御において、シフト演算制御のためのハー
ドウエアをより単純なものとするために、固定ビ
ツトシフト指示があつた場合にはシフト回路には
頼らず、独立して当該ビツトを得る様にし、固定
ビツトシフトをシフト回路の中では行なう必要を
無くし、その分ハードウエアを軽くしたものであ
る。
プログラムである命令を処理する場合、特に、
シフトアウトされる特定ビツトが意味を持ち、こ
れを巧みに検出することは、全体の処理効率向上
につながるので、重要なことである。そして、そ
れを、通常のシフト処理部（シフタ）で行なおう
とするハードウエアが複雑となり、多くなつてし
まうので、簡単な形にすることが望まれている。
シフトアウトされる特定ビツトが意味を持ち、こ
れを巧みに検出することは、全体の処理効率向上
につながるので、重要なことである。そして、そ
れを、通常のシフト処理部（シフタ）で行なおう
とするハードウエアが複雑となり、多くなつてし
まうので、簡単な形にすることが望まれている。
従来回路においては、第３図のように、シフト
量、シフト方向等を決定するシフト制御情報に従
い、入力データをシフトするシフト演算器を有
し、かつ当演算器がシフトする過程において得ら
れるシフトアウトビツトを、シフトアウト記憶ビ
ツトに保持する方式を用いている。
量、シフト方向等を決定するシフト制御情報に従
い、入力データをシフトするシフト演算器を有
し、かつ当演算器がシフトする過程において得ら
れるシフトアウトビツトを、シフトアウト記憶ビ
ツトに保持する方式を用いている。
即ち、入力データレジスタ１の内容は、シフト
制御情報が格納されるシフト制御情報レジスタ２
５の内容に基いて動作するシフタ３２により、シ
フトされ、結果は結果レジスタ６に格納される。
この時、シフトアウトされるビツトはシフトアウ
トビツト記憶部であるフリツプフロツプFF４に
格納される。そして、固定ビツトシフトという特
定のシフトだつた場合のみ、入力データレジスタ
１の第０ビツト若しくは第15ビツトを保持するよ
う制御される。即ちシフタ３２から溢れるデータ
をフリツプフロツプ４に保持する回路構成とし、
しかも、固定ビツトシフトの場合には、第０ビツ
ト若しくは第15ビツトを格納したら、以降は同じ
くシフタ３からの出力を無視する様構成してい
た。
制御情報が格納されるシフト制御情報レジスタ２
５の内容に基いて動作するシフタ３２により、シ
フトされ、結果は結果レジスタ６に格納される。
この時、シフトアウトされるビツトはシフトアウ
トビツト記憶部であるフリツプフロツプFF４に
格納される。そして、固定ビツトシフトという特
定のシフトだつた場合のみ、入力データレジスタ
１の第０ビツト若しくは第15ビツトを保持するよ
う制御される。即ちシフタ３２から溢れるデータ
をフリツプフロツプ４に保持する回路構成とし、
しかも、固定ビツトシフトの場合には、第０ビツ
ト若しくは第15ビツトを格納したら、以降は同じ
くシフタ３からの出力を無視する様構成してい
た。
ところで、多くの場合、シフトアウト記憶ビツ
トは１ビツトのみから構成され、またそのときの
シフト演算等も１ビツトシフトのみを対象として
おり、したがつて１ビツトシフトに対してのみ、
シフトアウトビツトを記憶すればよい。
トは１ビツトのみから構成され、またそのときの
シフト演算等も１ビツトシフトのみを対象として
おり、したがつて１ビツトシフトに対してのみ、
シフトアウトビツトを記憶すればよい。
したがつて、シフトアウトする過程をも考慮し
うる従来のシフト演算器は、余分なハードウエア
量をまねいているという問題点があつた。
うる従来のシフト演算器は、余分なハードウエア
量をまねいているという問題点があつた。
第１図は、本発明のシフト演算制御方式の原理
ブロツク図である。図において、１は入力データ
記憶部、２はシフト処理部、３は特定ビツト出力
部、４は特定ビツト格納部、５はシフト制御情報
である。
ブロツク図である。図において、１は入力データ
記憶部、２はシフト処理部、３は特定ビツト出力
部、４は特定ビツト格納部、５はシフト制御情報
である。
第１図に示す様に、本発明のシフト制御方式で
は、シフト処理部２と独立して、特定ビツト出力
部３が設けられ、各々は、入力データ記憶部に接
続されている。シフト制御シフト情報５に基い
て、シフト処理部は入力データ記憶部１の内容を
シフト処理して、出力する。一方、特定ビツト出
力部３をシフト制御情報５を監視しており、これ
が所定のシフト指示である固定ビツトシフトであ
ると、即座に入力データ記憶部の特定ビツト情報
を出力する。この出力は、特定ビツト格納部４に
格納される。
は、シフト処理部２と独立して、特定ビツト出力
部３が設けられ、各々は、入力データ記憶部に接
続されている。シフト制御シフト情報５に基い
て、シフト処理部は入力データ記憶部１の内容を
シフト処理して、出力する。一方、特定ビツト出
力部３をシフト制御情報５を監視しており、これ
が所定のシフト指示である固定ビツトシフトであ
ると、即座に入力データ記憶部の特定ビツト情報
を出力する。この出力は、特定ビツト格納部４に
格納される。
本発明においては、固定ビツトシフト指示が現
れると、シフト処理部からのシフトアウトビツト
を用いることなく、独立して、特定ビツトが特定
ビツト格納部４に格納される。従つて、シフト処
理部では、所定ビツトシフトのための特別な動作
を意識した処理回路は不要となり、結果として、
全体的には簡単な構成で済む。
れると、シフト処理部からのシフトアウトビツト
を用いることなく、独立して、特定ビツトが特定
ビツト格納部４に格納される。従つて、シフト処
理部では、所定ビツトシフトのための特別な動作
を意識した処理回路は不要となり、結果として、
全体的には簡単な構成で済む。
第２図は、本発明の一実施例である。シフタ２
２と特定ビツト出力部であるシフトアウトビツト
制御回路２３とは独立しており、シフタ２２のシ
フトアウト情報をシフトアウトビツト制御回路２
３は参照しない。入力データレジスタ１の第０ビ
ツトと第15ビツトがシフトアウトビツト制御回路
２３に入力する構成となつている。マルタプレク
スして、特定ビツト記憶部であるシフトアウトビ
ツト記憶FF２４にセツト可能な構成となつてい
る。更に、このシフトアウトビツト制御回路２３
には、シフト制御情報レジスタ２５が接続されて
おり、このレジスタ２５の内容が所定のシフト、
例えば固定ビツトシフトの場合には、そのシフト
方向（Left or Right）を識別し、左シフトなら
入力シフタレジスタ１の第０ビツトを、また右シ
フトなら同じく第15ビツトを出力するよう動作す
る構成となつている。
２と特定ビツト出力部であるシフトアウトビツト
制御回路２３とは独立しており、シフタ２２のシ
フトアウト情報をシフトアウトビツト制御回路２
３は参照しない。入力データレジスタ１の第０ビ
ツトと第15ビツトがシフトアウトビツト制御回路
２３に入力する構成となつている。マルタプレク
スして、特定ビツト記憶部であるシフトアウトビ
ツト記憶FF２４にセツト可能な構成となつてい
る。更に、このシフトアウトビツト制御回路２３
には、シフト制御情報レジスタ２５が接続されて
おり、このレジスタ２５の内容が所定のシフト、
例えば固定ビツトシフトの場合には、そのシフト
方向（Left or Right）を識別し、左シフトなら
入力シフタレジスタ１の第０ビツトを、また右シ
フトなら同じく第15ビツトを出力するよう動作す
る構成となつている。
シフタ２２の出力は結果レジスタ６に格納さ
れ、シフトアウトビツトの格納とは独立してシフ
タ２２は、制御される。
れ、シフトアウトビツトの格納とは独立してシフ
タ２２は、制御される。
この実施例によれば、シフタ２２のシフトアウ
トするビツト情報を用いずに、特定シフトアウト
ビツトをシフトアウトビツト記憶FF２４にセツ
トするので、シフタ２２は固定ビツトシフト制御
を考慮せずに済み、ハードウエア削減が図れる。
トするビツト情報を用いずに、特定シフトアウト
ビツトをシフトアウトビツト記憶FF２４にセツ
トするので、シフタ２２は固定ビツトシフト制御
を考慮せずに済み、ハードウエア削減が図れる。
更に、独立した回路構成となるから、回路のテ
ストを単純なテストで済み設け、製造効果は向上
する。
ストを単純なテストで済み設け、製造効果は向上
する。
本発明によれば、シフタとしては単恕なシフト
機能さえ持てば良く、汎用のシフト回路が採用し
得、かつ単純なシフト回路で済むので、全体して
ハードウエア削減が図れ、更には、設計・製造の
効率向上が図れるという効果が生じる。
機能さえ持てば良く、汎用のシフト回路が採用し
得、かつ単純なシフト回路で済むので、全体して
ハードウエア削減が図れ、更には、設計・製造の
効率向上が図れるという効果が生じる。
第１図は、本発明の原理を説明する図、第２図
は、本発明の一実施例を示す図、第３図は従来例
を示す図である。 図において、１は入力データ記憶部、２はシフ
ト処理部、３は特定ビツト出力部、４は特定ビツ
ト記憶部、５は制御情報、２３はシフトアウトビ
ツト制御回路、２４はシフトアウトピツト記憶
FFである。
は、本発明の一実施例を示す図、第３図は従来例
を示す図である。 図において、１は入力データ記憶部、２はシフ
ト処理部、３は特定ビツト出力部、４は特定ビツ
ト記憶部、５は制御情報、２３はシフトアウトビ
ツト制御回路、２４はシフトアウトピツト記憶
FFである。
Claims (1)
- １ 複数ビツトより成る入力データを保持する入
力データ記憶部１、該入力データ記憶部１の内容
をシフトして出力するシフト処理部２、該シフト
処理部２とは独立し、かつ、予め定められた所定
シフト指示を検出し、上記入力データ記憶部１の
特定ビツトだけを出力する特定ビツト出力部３、
及び該特定ビツト出力部３の出力を格納する特定
ビツト格納部４を備え、シフト指示が所定シフト
指示の場合には、入力データ記憶部１の内容をシ
フトして出力するとともに、特定ビツトを上記特
定ビツト格納部４へ格納するようにしたことを特
徴とするシフト演算制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60194501A JPS6254327A (ja) | 1985-09-03 | 1985-09-03 | シフト演算制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60194501A JPS6254327A (ja) | 1985-09-03 | 1985-09-03 | シフト演算制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254327A JPS6254327A (ja) | 1987-03-10 |
| JPH0426493B2 true JPH0426493B2 (ja) | 1992-05-07 |
Family
ID=16325564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60194501A Granted JPS6254327A (ja) | 1985-09-03 | 1985-09-03 | シフト演算制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254327A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099239A (ja) * | 1973-12-28 | 1975-08-06 |
-
1985
- 1985-09-03 JP JP60194501A patent/JPS6254327A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099239A (ja) * | 1973-12-28 | 1975-08-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6254327A (ja) | 1987-03-10 |
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