JPH04264518A - 強誘電性液晶装置 - Google Patents
強誘電性液晶装置Info
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- JPH04264518A JPH04264518A JP3045624A JP4562491A JPH04264518A JP H04264518 A JPH04264518 A JP H04264518A JP 3045624 A JP3045624 A JP 3045624A JP 4562491 A JP4562491 A JP 4562491A JP H04264518 A JPH04264518 A JP H04264518A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は強誘電液晶を用いた表示
装置に関するものである。
装置に関するものである。
【０００２】
【従来の技術】強誘電液晶（以下、ＦＬＣともいう）を
用いた表示素子に関しては、特開昭６１−９４０２３号
公報などに示されるように、透明電極を形成し配向処理
を施した２枚のガラス基板を１ミクロンから３ミクロン
位のセルギャップを保って向かい合わせて構成した液晶
セルに強誘電液晶を注入したものが知られている。強誘
電液晶を用いた上記表示素子の特徴は、強誘電液晶が有
する自発分極と外部電界との結合力をスイッチングに使
えること、および、強誘電液晶分子の長軸方向が自発分
極の分極方向と１対１に対応しているため外部電界の極
性によってスイッチングを行えることである。強誘電液
晶としては一般にカイラル・スメクチック液晶（ＳｍＣ
＊，ＳｍＨ＊）を用いるため、バルク状態では液晶分子
長軸がねじれた配向を示すが、上述の１ミクロンから３
ミクロン位のセルギャップのセル内に配置することによ
って、液晶分子長軸のねじれを解消することができる（
Ｎ．Ａ．ＣＬＡＲＫ ｅｔ ａｌ，ＭＣＬＣ（１９
８３，Ｖｏｌ．９４，Ｐ２１３−Ｐ２３４））。実際の
強誘電液晶セルは、例えば、図２に示すような単純マト
リックス基板を用いて構成される。同図（ａ）は、セル
の断面図であり、図中、２１はガラス基板、２２はガラ
ス基板２１上に形成されたＩＴＯのストライプ電極、２
３はストライプ電極２２上に形成された二酸化ケイ素の
絶縁膜、２４は絶縁膜２３上に形成されたポリイミドの
配向膜、２５はシーリング部材、２６はシーリング部材
２５によってセル内に封入された強誘電液晶である。同
図（ｂ）は基板２１上に形成したストライプ電極２２の
様子を模式的に示す平面図である。
用いた表示素子に関しては、特開昭６１−９４０２３号
公報などに示されるように、透明電極を形成し配向処理
を施した２枚のガラス基板を１ミクロンから３ミクロン
位のセルギャップを保って向かい合わせて構成した液晶
セルに強誘電液晶を注入したものが知られている。強誘
電液晶を用いた上記表示素子の特徴は、強誘電液晶が有
する自発分極と外部電界との結合力をスイッチングに使
えること、および、強誘電液晶分子の長軸方向が自発分
極の分極方向と１対１に対応しているため外部電界の極
性によってスイッチングを行えることである。強誘電液
晶としては一般にカイラル・スメクチック液晶（ＳｍＣ
＊，ＳｍＨ＊）を用いるため、バルク状態では液晶分子
長軸がねじれた配向を示すが、上述の１ミクロンから３
ミクロン位のセルギャップのセル内に配置することによ
って、液晶分子長軸のねじれを解消することができる（
Ｎ．Ａ．ＣＬＡＲＫ ｅｔ ａｌ，ＭＣＬＣ（１９
８３，Ｖｏｌ．９４，Ｐ２１３−Ｐ２３４））。実際の
強誘電液晶セルは、例えば、図２に示すような単純マト
リックス基板を用いて構成される。同図（ａ）は、セル
の断面図であり、図中、２１はガラス基板、２２はガラ
ス基板２１上に形成されたＩＴＯのストライプ電極、２
３はストライプ電極２２上に形成された二酸化ケイ素の
絶縁膜、２４は絶縁膜２３上に形成されたポリイミドの
配向膜、２５はシーリング部材、２６はシーリング部材
２５によってセル内に封入された強誘電液晶である。同
図（ｂ）は基板２１上に形成したストライプ電極２２の
様子を模式的に示す平面図である。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うなＦＬＣを用いた表示素子においては、一般的にヒス
テリシス現象が存在する。すなわち、ある画素を書き込
むに際し、その画素が現在どのような状態に書き込まれ
ているかということによって閾値が異なる。具体的には
、図５に模式的に示すように、画素内に山型の凹凸５１
を設けたセルの画素に対し、図６（ｂ）に示すような走
査信号Ｓおよび情報信号Ｉによる画素信号Ａのような電
圧波形を印加すると、当該画素が白のとき黒消去して白
を書き込む際の閾値曲線は、図３（ａ）中の曲線Ｖｗで
あるのに対し、黒状態である画素を黒消去して白状態を
書き込む際の閾値曲線は図３（ａ）中の曲線Ｖｂとなる
という測定結果が得られている。曲線ＶｗとＶｂとの間
には、約０．４〜１．０ボルトのずれがある。ただしこ
こで用いた、黒消去を行ってから白書込みを行う信号は
図３（ｂ）に示すとおりであり、黒消去は−Ｖ０，＋Ｖ
０のパルス、白書込みは＋Ｖ，−Ｖのパルスによって行
われる（｜Ｖ０｜＝２２ボルト、パルス幅＝４０μｓ）
。そして測定に際しては、２８℃において、この波形の
電圧をセルに対し３８．５Ｈｚ（２６ｍｓ間隔で入力）
でリフレッシュ書込みした。また、用いたセルは、最大
セル厚が約１．２μｍ、前記凹凸５１の高さは１．５μ
ｍであり、その配向膜２４は日産化学社製ＲＮ−７４１
である。
うなＦＬＣを用いた表示素子においては、一般的にヒス
テリシス現象が存在する。すなわち、ある画素を書き込
むに際し、その画素が現在どのような状態に書き込まれ
ているかということによって閾値が異なる。具体的には
、図５に模式的に示すように、画素内に山型の凹凸５１
を設けたセルの画素に対し、図６（ｂ）に示すような走
査信号Ｓおよび情報信号Ｉによる画素信号Ａのような電
圧波形を印加すると、当該画素が白のとき黒消去して白
を書き込む際の閾値曲線は、図３（ａ）中の曲線Ｖｗで
あるのに対し、黒状態である画素を黒消去して白状態を
書き込む際の閾値曲線は図３（ａ）中の曲線Ｖｂとなる
という測定結果が得られている。曲線ＶｗとＶｂとの間
には、約０．４〜１．０ボルトのずれがある。ただしこ
こで用いた、黒消去を行ってから白書込みを行う信号は
図３（ｂ）に示すとおりであり、黒消去は−Ｖ０，＋Ｖ
０のパルス、白書込みは＋Ｖ，−Ｖのパルスによって行
われる（｜Ｖ０｜＝２２ボルト、パルス幅＝４０μｓ）
。そして測定に際しては、２８℃において、この波形の
電圧をセルに対し３８．５Ｈｚ（２６ｍｓ間隔で入力）
でリフレッシュ書込みした。また、用いたセルは、最大
セル厚が約１．２μｍ、前記凹凸５１の高さは１．５μ
ｍであり、その配向膜２４は日産化学社製ＲＮ−７４１
である。
【０００４】このように、ＦＬＣ素子は、図３（ａ）で
代表的に示されるようなヒステリシス特性を有すること
から、諧調表示を行なう場合には特に問題を生じる。す
なわち、図４に示すように、白画素４１と黒画素４２に
対しそれぞれ同じ波形で諧調情報を書き込んだ場合、そ
れぞれ画素４３と４４に示すように、異なる諧調レベル
が書き込まれてしまう。ただし、図４の各画素内では異
なる値の閾値が分布しており、右端が１番閾値が低く、
左端が最も高くなっている。すなわち図５のセルにおけ
る凹凸形状の斜面に対応した諧調表示が行なわれるよう
になっている。単に「白」と「黒」の２値表示を行う場
合には、印加電圧を過大および過小に印加することによ
ってこのようなヒステリシス現象を回避できるが、諧調
状態を表示する場合にはこのような過分の電圧印加方式
を用いることができないので、特に問題を生じるのであ
る。
代表的に示されるようなヒステリシス特性を有すること
から、諧調表示を行なう場合には特に問題を生じる。す
なわち、図４に示すように、白画素４１と黒画素４２に
対しそれぞれ同じ波形で諧調情報を書き込んだ場合、そ
れぞれ画素４３と４４に示すように、異なる諧調レベル
が書き込まれてしまう。ただし、図４の各画素内では異
なる値の閾値が分布しており、右端が１番閾値が低く、
左端が最も高くなっている。すなわち図５のセルにおけ
る凹凸形状の斜面に対応した諧調表示が行なわれるよう
になっている。単に「白」と「黒」の２値表示を行う場
合には、印加電圧を過大および過小に印加することによ
ってこのようなヒステリシス現象を回避できるが、諧調
状態を表示する場合にはこのような過分の電圧印加方式
を用いることができないので、特に問題を生じるのであ
る。
【０００５】このようなヒステリシス現象は、図２に示
すような単純マトリックス方式のセルにおいても生じる
が、アクティブ・マトリックス方式の場合にはさらに深
刻である。アクティブ・マトリックス方式の場合におい
ては、画素に印加される電圧は、大部分の時間フローテ
ィングになっている。例えば、１０μｓ間ゲートをオン
し、そして３０ｍｓ間フロート状態にしてからまた書き
込むという具合に走査されている。このフローティング
になっている状態では、ＦＬＣの自発分極Ｐｓによって
形成される逆電界が、ショート・モードである単純マト
リックスの場合よりも大きく影響する。実験によれば、
図２と同様のセルを用いた場合、白および黒を書き込む
際の閾値曲線のヒステリシス差は、約４Ｖであり、単純
マトリックスによる場合の約１０倍に達する。
すような単純マトリックス方式のセルにおいても生じる
が、アクティブ・マトリックス方式の場合にはさらに深
刻である。アクティブ・マトリックス方式の場合におい
ては、画素に印加される電圧は、大部分の時間フローテ
ィングになっている。例えば、１０μｓ間ゲートをオン
し、そして３０ｍｓ間フロート状態にしてからまた書き
込むという具合に走査されている。このフローティング
になっている状態では、ＦＬＣの自発分極Ｐｓによって
形成される逆電界が、ショート・モードである単純マト
リックスの場合よりも大きく影響する。実験によれば、
図２と同様のセルを用いた場合、白および黒を書き込む
際の閾値曲線のヒステリシス差は、約４Ｖであり、単純
マトリックスによる場合の約１０倍に達する。
【０００６】本発明の目的は、上述従来例の問題点に鑑
み、強誘電液晶装置において、上述のようなヒステリシ
スの影響を排除して、正確な諧調表示が行えるようにす
ることにある。
み、強誘電液晶装置において、上述のようなヒステリシ
スの影響を排除して、正確な諧調表示が行えるようにす
ることにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
本発明では、電極基板間に強誘電液晶を狭持してなる液
晶セル、およびこの電極基板を介して電界を印加し強誘
電液晶を駆動して情報を書き込むための電圧信号を生成
する手段を備えた強誘電液晶装置において、電圧信号生
成手段は、情報の書込みに際し、書込み前の強誘電液晶
の駆動状態を参照して電圧信号の値を決定するようにし
ている。
本発明では、電極基板間に強誘電液晶を狭持してなる液
晶セル、およびこの電極基板を介して電界を印加し強誘
電液晶を駆動して情報を書き込むための電圧信号を生成
する手段を備えた強誘電液晶装置において、電圧信号生
成手段は、情報の書込みに際し、書込み前の強誘電液晶
の駆動状態を参照して電圧信号の値を決定するようにし
ている。
【０００８】電圧信号生成手段は、例えば、生成した電
圧信号のデータを記憶するメモリ、および、このメモリ
に記憶されている前回に生成した電圧信号のデータと、
今書き込もうとする電圧信号のデータとを比較するコン
パレータを有する。
圧信号のデータを記憶するメモリ、および、このメモリ
に記憶されている前回に生成した電圧信号のデータと、
今書き込もうとする電圧信号のデータとを比較するコン
パレータを有する。
【０００９】
【作用】この構成において、１つの画素に着目すれば、
書込み前のその画素の駆動状態（表示状態）によって、
今書き込もうとしている情報内容を正確に表示するため
の印加電圧の値にずれ（ヒステリシス）が生じる。しか
し、書込み前の強誘電液晶の駆動状態を参照して電圧信
号の値を決定するようにしているため、そのようなずれ
は補正され、常に情報内容を正確に表示する最適な値の
電圧信号が生成されうる。
書込み前のその画素の駆動状態（表示状態）によって、
今書き込もうとしている情報内容を正確に表示するため
の印加電圧の値にずれ（ヒステリシス）が生じる。しか
し、書込み前の強誘電液晶の駆動状態を参照して電圧信
号の値を決定するようにしているため、そのようなずれ
は補正され、常に情報内容を正確に表示する最適な値の
電圧信号が生成されうる。
【００１０】
【実施例】図１は、本発明の一実施例に係る強誘電液晶
素子を示すブロック図である。図中の破線で囲んだ部分
が本発明における改善部分である。図中、１０１はアナ
ログ画像信号Ｇをディジタル信号Ｑに変換するＡ／Ｄ変
換器、１０３はＡ／Ｄ変換器１０１からの画像情報Ｑを
各部へ出力するコントローラ、１０５はコントローラ１
０３からの画像情報Ｑを記憶するＶＲＡＭ、１０７はコ
ントローラ１０３からの今回の画像情報Ｑ（ｎ）とＶＲ
ＡＭ１０５が記憶している前回の画像情報Ｑ（ｎ−１）
とを比較してその結果を出力するコンパレータ、１０９
はコンパレータ１０７の出力に基づき情報信号の電圧を
決定する情報信号電圧制御回路、１１１はコントローラ
１０３に接続されたコモン側Ｓ／Ｒ、１１３はコモン側
Ｓ／Ｒ１１１に接続されたデコーダ、１１５はデコーダ
１１３に接続されたアナログスイッチ、１１７は情報信
号電圧制御回路１０９に接続されたセグメント側Ｓ／Ｒ
、１１９はセグメント側Ｓ／Ｒ１１７に接続されたデコ
ーダ、１２１はデコーダ１１９に接続されたアナログス
イッチ、１２４はアナログスイッチ１１５および１２１
を介して走査信号および情報信号が印加され、諧調表示
が可能な、強誘電液晶を有する液晶セルである。図５は
、液晶セル１２４の断面図である。図中、２１はガラス
基板、２２はガラス基板２１上に形成されたＩＴＯのス
トライプ電極、２４はストライプ電極２２上に形成され
た日産化学製ＲＮ−７４１の配向膜、２５はシーリング
部材、２６はシーリング部材２５によってセル内に封入
されている強誘電液晶、５１はアクリル性ＵＶ硬化樹脂
による凹凸形成材である。強誘電液晶２６は、表１に示
すような各温度における自発分極Ｐｓ、チルト角Θ、お
よびΔεを有し、化１に示すような相遷移を示す。
素子を示すブロック図である。図中の破線で囲んだ部分
が本発明における改善部分である。図中、１０１はアナ
ログ画像信号Ｇをディジタル信号Ｑに変換するＡ／Ｄ変
換器、１０３はＡ／Ｄ変換器１０１からの画像情報Ｑを
各部へ出力するコントローラ、１０５はコントローラ１
０３からの画像情報Ｑを記憶するＶＲＡＭ、１０７はコ
ントローラ１０３からの今回の画像情報Ｑ（ｎ）とＶＲ
ＡＭ１０５が記憶している前回の画像情報Ｑ（ｎ−１）
とを比較してその結果を出力するコンパレータ、１０９
はコンパレータ１０７の出力に基づき情報信号の電圧を
決定する情報信号電圧制御回路、１１１はコントローラ
１０３に接続されたコモン側Ｓ／Ｒ、１１３はコモン側
Ｓ／Ｒ１１１に接続されたデコーダ、１１５はデコーダ
１１３に接続されたアナログスイッチ、１１７は情報信
号電圧制御回路１０９に接続されたセグメント側Ｓ／Ｒ
、１１９はセグメント側Ｓ／Ｒ１１７に接続されたデコ
ーダ、１２１はデコーダ１１９に接続されたアナログス
イッチ、１２４はアナログスイッチ１１５および１２１
を介して走査信号および情報信号が印加され、諧調表示
が可能な、強誘電液晶を有する液晶セルである。図５は
、液晶セル１２４の断面図である。図中、２１はガラス
基板、２２はガラス基板２１上に形成されたＩＴＯのス
トライプ電極、２４はストライプ電極２２上に形成され
た日産化学製ＲＮ−７４１の配向膜、２５はシーリング
部材、２６はシーリング部材２５によってセル内に封入
されている強誘電液晶、５１はアクリル性ＵＶ硬化樹脂
による凹凸形成材である。強誘電液晶２６は、表１に示
すような各温度における自発分極Ｐｓ、チルト角Θ、お
よびΔεを有し、化１に示すような相遷移を示す。
【００１１】
【表１】
【００１２】
【化１】
図６は、液晶セル１２４に供給される駆動波形である走
査信号Ｓおよび情報信号Ｉならびにこれらを合成した画
素信号Ａを示す。上下の配向膜２４には、上下間で平行
なラビングを施してある。
査信号Ｓおよび情報信号Ｉならびにこれらを合成した画
素信号Ａを示す。上下の配向膜２４には、上下間で平行
なラビングを施してある。
【００１３】この構成において、諧調情報を含むアナロ
グ画像信号ＧがＡ／Ｄ変換器１０１に入力されると、そ
の信号はＡ／Ｄ変換され、今回の画像情報Ｑ（ｎ）とし
て、コントローラ１０３を介してコンパレータ１０７に
入力されると同時に、ＶＲＡＭ１０５から前回の画像情
報Ｑ（ｎ−１）がコンパレータ１０７に入力される。そ
して、コンパレータ１０７においてこれら情報Ｑ（ｎ）
とＱ（ｎ−１）の内容の比較が行われる。このコンパレ
ートに際しては、１画素について８ビットの情報がＶＲ
ＡＭ１０５に蓄えられている場合（２５６諧調表示）に
は、今回の情報Ｑ（ｎ）の最高位の桁がｍであるとすれ
ば、前回の情報Ｑ（ｎ−１）について、ｍ桁目から比較
し始めてそれより上位の桁へ移ってゆき、ｍ桁より上位
の桁が「ハイ」であればＱ（ｎ−１）＞Ｑ（ｎ）と判断
し、ｍ桁より上位に「ハイ」がなければ、Ｑ（ｎ−１）
＜Ｑ（ｎ）とし、さらに、ｍ桁目が「ハイ」すなわちＱ
（ｎ）の最高桁とＱ（ｎ−１）の最高桁が一致する場合
には、Ｑ（ｎ）の最高桁ｍから下位の桁へ向かって比較
してゆくという、直列型のコンパレートを行なう。この
ようなコンパレータ１０７における情報比較のため、Ａ
／Ｄ変換器１０１によるＡ／Ｄ変換時には全白を最高値
（１１１１１１１１）とし、全黒が最低値（０００００
０００）となるように変換する。
グ画像信号ＧがＡ／Ｄ変換器１０１に入力されると、そ
の信号はＡ／Ｄ変換され、今回の画像情報Ｑ（ｎ）とし
て、コントローラ１０３を介してコンパレータ１０７に
入力されると同時に、ＶＲＡＭ１０５から前回の画像情
報Ｑ（ｎ−１）がコンパレータ１０７に入力される。そ
して、コンパレータ１０７においてこれら情報Ｑ（ｎ）
とＱ（ｎ−１）の内容の比較が行われる。このコンパレ
ートに際しては、１画素について８ビットの情報がＶＲ
ＡＭ１０５に蓄えられている場合（２５６諧調表示）に
は、今回の情報Ｑ（ｎ）の最高位の桁がｍであるとすれ
ば、前回の情報Ｑ（ｎ−１）について、ｍ桁目から比較
し始めてそれより上位の桁へ移ってゆき、ｍ桁より上位
の桁が「ハイ」であればＱ（ｎ−１）＞Ｑ（ｎ）と判断
し、ｍ桁より上位に「ハイ」がなければ、Ｑ（ｎ−１）
＜Ｑ（ｎ）とし、さらに、ｍ桁目が「ハイ」すなわちＱ
（ｎ）の最高桁とＱ（ｎ−１）の最高桁が一致する場合
には、Ｑ（ｎ）の最高桁ｍから下位の桁へ向かって比較
してゆくという、直列型のコンパレートを行なう。この
ようなコンパレータ１０７における情報比較のため、Ａ
／Ｄ変換器１０１によるＡ／Ｄ変換時には全白を最高値
（１１１１１１１１）とし、全黒が最低値（０００００
０００）となるように変換する。
【００１４】そして表２に示すように、比較した結果、
Ｑ（ｎ）＞Ｑ（ｎ−１）のときは、Ｑ（ｎ）状態はＱ（
ｎ−１）状態より明るいので黒部分に白を書くことにな
り、Ｑ（ｎ）＜Ｑ（ｎ−１）のときは、Ｑ（ｎ）状態は
Ｑ（ｎ−１）状態より暗く、従って白部分に黒を書くこ
とになる。また、Ｑ（ｎ）＝Ｑ（ｎ−１）のときは、書
込み値に変化がない。そして、表２に示すように、それ
ぞれの場合に対応させて、前回の状態が黒の場合の閾値
曲線Ｖｂまたは白の場合の閾値曲線Ｖｗのいずれかを選
択して情報信号の電圧を決定する。つまりＱ（ｎ）＞Ｑ
（ｎ−１）のときはＶｂを、Ｑ（ｎ）＜Ｑ（ｎ−１）の
ときはＶｗを、そしてＱ（ｎ）＝Ｑ（ｎ−１）のときも
Ｖｗを選択する。このようにして情報信号電圧を決定し
た後は、コモンおよびセグメント側へシフトレジスタを
介して、駆動信号を印加すればよい。
Ｑ（ｎ）＞Ｑ（ｎ−１）のときは、Ｑ（ｎ）状態はＱ（
ｎ−１）状態より明るいので黒部分に白を書くことにな
り、Ｑ（ｎ）＜Ｑ（ｎ−１）のときは、Ｑ（ｎ）状態は
Ｑ（ｎ−１）状態より暗く、従って白部分に黒を書くこ
とになる。また、Ｑ（ｎ）＝Ｑ（ｎ−１）のときは、書
込み値に変化がない。そして、表２に示すように、それ
ぞれの場合に対応させて、前回の状態が黒の場合の閾値
曲線Ｖｂまたは白の場合の閾値曲線Ｖｗのいずれかを選
択して情報信号の電圧を決定する。つまりＱ（ｎ）＞Ｑ
（ｎ−１）のときはＶｂを、Ｑ（ｎ）＜Ｑ（ｎ−１）の
ときはＶｗを、そしてＱ（ｎ）＝Ｑ（ｎ−１）のときも
Ｖｗを選択する。このようにして情報信号電圧を決定し
た後は、コモンおよびセグメント側へシフトレジスタを
介して、駆動信号を印加すればよい。
【００１５】
【表２】
このように、本発明の要点は、書込み前の状態と書き込
もうとする状態とを比較して情報記号電圧を決定すると
いう動作にあるが、ＦＬＣのヒステリシスは、書込み前
の状態がある時間保持されていて始めて生じる。この時
間は、実験によれば、表１に示すような各温度における
自発分極Ｐｓ、チルト角Θ、およびΔεを有し、化１に
示すような相遷移を示す液晶を使用した場合でも１０〜
８００ｍｓとセル構成によって大きく差を生じている。 従ってリフレッシュ動作の場合、そのリフレッシュイン
ターヴァルが、上記の期間以下の場合は、本発明の比較
回路のみでは、ヒステリシスの影響を除去できないこと
になる。従って、その場合は、さらに前の状態Ｑ（ｎ−
２）をも比較対象に入れる必要がある。このような場合
でも、実験的に表１に示すような内容を決定しておくこ
とにより、ヒステリシスの影響を補正して書き込むこと
ができる。
もうとする状態とを比較して情報記号電圧を決定すると
いう動作にあるが、ＦＬＣのヒステリシスは、書込み前
の状態がある時間保持されていて始めて生じる。この時
間は、実験によれば、表１に示すような各温度における
自発分極Ｐｓ、チルト角Θ、およびΔεを有し、化１に
示すような相遷移を示す液晶を使用した場合でも１０〜
８００ｍｓとセル構成によって大きく差を生じている。 従ってリフレッシュ動作の場合、そのリフレッシュイン
ターヴァルが、上記の期間以下の場合は、本発明の比較
回路のみでは、ヒステリシスの影響を除去できないこと
になる。従って、その場合は、さらに前の状態Ｑ（ｎ−
２）をも比較対象に入れる必要がある。このような場合
でも、実験的に表１に示すような内容を決定しておくこ
とにより、ヒステリシスの影響を補正して書き込むこと
ができる。
【００１６】
【発明の効果】以上説明したように、書込み前の強誘電
液晶の駆動状態を参照して電圧信号の値を決定するよう
にしているため、ヒステリシス現象による影響は補正さ
れ、常に情報内容を正確に表示することができる。
液晶の駆動状態を参照して電圧信号の値を決定するよう
にしているため、ヒステリシス現象による影響は補正さ
れ、常に情報内容を正確に表示することができる。
【図１】本発明の一実施例に係る強誘電液晶素子を示す
ブロック図である。
ブロック図である。
【図２】単純マトリックス基板を用いて構成される強誘
電液晶セルの断面図およびそのストライプ電極の様子を
模式的に示す平面図である。
電液晶セルの断面図およびそのストライプ電極の様子を
模式的に示す平面図である。
【図３】閾値曲線を示すグラフおよびその測定に際して
用いた信号の波形図である。
用いた信号の波形図である。
【図４】ヒステリシスの影響を受けた画素書込みを例示
する模式図である。
する模式図である。
【図５】図１の装置で用いられる画素内に山型の凹凸を
設けたセルの断面図である。
設けたセルの断面図である。
【図６】図１の装置で用いられる駆動電圧の波形図であ
る。
る。
２１ ガラス基板
２２ ストライプ電極
２４ 配向膜
２５ シーリング部材
２６ 強誘電液晶
５１ 凹凸形成材
１０１ Ａ／Ｄ変換器
１０３ コントローラ
１０５ ＶＲＡＭ
１０７ コンパレータ
１０９ 情報信号電圧制御回路
１１１ コモン側Ｓ／Ｒ
１１３ デコーダ
１１５ アナログスイッチ
１１７ セグメント側Ｓ／Ｒ
１１９ デコーダ
１２１ アナログスイッチ
１２４ 液晶セル
Claims (2)
- 【請求項１】 電極基板間に強誘電液晶を狭持してなる
液晶セル、およびこの電極基板を介して電界を印加し強
誘電液晶を駆動して情報を書き込むための電圧信号を生
成する手段を備えた強誘電液晶装置において、電圧信号
生成手段は、情報の書込みに際し、書込み前の強誘電液
晶の駆動状態を参照して電圧信号の値を決定するもので
あることを特徴とする強誘電液晶装置。 - 【請求項２】 電圧信号生成手段は、生成した電圧信号
のデータを記憶するメモリ、および、このメモリに記憶
されている前回に生成した電圧信号のデータと、今書き
込もうとする電圧信号のデータとを比較するコンパレー
タを有するものである、請求項１記載の強誘電液晶装置
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045624A JP2826776B2 (ja) | 1991-02-20 | 1991-02-20 | 強誘電性液晶装置 |
| AT92102749T ATE153164T1 (de) | 1991-02-20 | 1992-02-19 | Flüssigkristallanzeigevorrichtung |
| EP92102749A EP0503321B1 (en) | 1991-02-20 | 1992-02-19 | Liquid crystal display apparatus |
| DE69219644T DE69219644T2 (de) | 1991-02-20 | 1992-02-19 | Flüssigkristallanzeigevorrichtung |
| US08/241,680 US6054971A (en) | 1991-02-20 | 1994-05-12 | Display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045624A JP2826776B2 (ja) | 1991-02-20 | 1991-02-20 | 強誘電性液晶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04264518A true JPH04264518A (ja) | 1992-09-21 |
| JP2826776B2 JP2826776B2 (ja) | 1998-11-18 |
Family
ID=12724528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3045624A Expired - Fee Related JP2826776B2 (ja) | 1991-02-20 | 1991-02-20 | 強誘電性液晶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6054971A (ja) |
| EP (1) | EP0503321B1 (ja) |
| JP (1) | JP2826776B2 (ja) |
| AT (1) | ATE153164T1 (ja) |
| DE (1) | DE69219644T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003096316A1 (en) * | 2002-05-08 | 2003-11-20 | Samsung Electronics Co., Ltd. | Liquid crystal display and method of modifying gray signals for the same |
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|---|---|---|---|---|
| GB2293907A (en) * | 1994-10-03 | 1996-04-10 | Sharp Kk | Drive scheme for liquid crystal display |
| GB2325555A (en) * | 1997-05-20 | 1998-11-25 | Sharp Kk | Light modulating devices |
| JP3347678B2 (ja) | 1998-06-18 | 2002-11-20 | キヤノン株式会社 | 液晶素子とその駆動方法 |
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| KR100590615B1 (ko) * | 2001-05-29 | 2006-06-15 | 히다치 가세고교 가부시끼가이샤 | 전극구조 |
| JP2006292817A (ja) * | 2005-04-06 | 2006-10-26 | Renesas Technology Corp | 表示駆動用半導体集積回路および自発光型表示装置を備えた電子機器 |
| US7616179B2 (en) * | 2006-03-31 | 2009-11-10 | Canon Kabushiki Kaisha | Organic EL display apparatus and driving method therefor |
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- 1991-02-20 JP JP3045624A patent/JP2826776B2/ja not_active Expired - Fee Related
-
1992
- 1992-02-19 AT AT92102749T patent/ATE153164T1/de not_active IP Right Cessation
- 1992-02-19 EP EP92102749A patent/EP0503321B1/en not_active Expired - Lifetime
- 1992-02-19 DE DE69219644T patent/DE69219644T2/de not_active Expired - Fee Related
-
1994
- 1994-05-12 US US08/241,680 patent/US6054971A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69219644D1 (de) | 1997-06-19 |
| EP0503321A1 (en) | 1992-09-16 |
| US6054971A (en) | 2000-04-25 |
| DE69219644T2 (de) | 1997-11-06 |
| JP2826776B2 (ja) | 1998-11-18 |
| ATE153164T1 (de) | 1997-05-15 |
| EP0503321B1 (en) | 1997-05-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |