JPH04261062A

JPH04261062A - 半導体装置

Info

Publication number: JPH04261062A
Application number: JP3003368A
Authority: JP
Inventors: Osamu Sakamoto; 治坂本; Kazuhito To; 塘　一仁
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-01-16
Filing date: 1991-01-16
Publication date: 1992-09-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に係り、例
えば相補型ＭＯＳ電界効果トランジスタで構成されたメ
モリセルを備えたスタティック型半導体記憶装置に関す
るものである。

【０００２】

【従来の技術】スタティック型半導体記憶装置（以下、
ＳＲＡＭと略す）のメモリセルには、４個のｎチャネル
ＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳＴと略す
）と２個の負荷用高抵抗より構成される高抵抗負荷型メ
モリセルと、４個のｎＭＯＳＴと２個の負荷用Ｐチャネ
ルＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳＵＴと
略す）より構成される相補型メモリセル（以下、ＣＭＯ
Ｓ型メモリセルと略す）がある。

【０００３】高抵抗負荷型メモリセルの場合には、デー
タ保持の安定性に欠けるという欠点はあるが、半導体基
板の一主面に４個のｎＭＯＳＴを形成し、これらｎＭＯ
ＳＴ上に２個の高抵抗を積層して形成するため、メモリ
セルの面積を小さくできるという特徴がある。一方、Ｃ
ＭＯＳ型メモリセルの場合には、データ保持の安定性に
は優れているが、半導体基板の一主面に４個のｎＭＯＳ
Ｔと２個のＰＭＯＳＴを形成するため、メモリセルの面
積が高抵抗負荷型メモリセルに比べて大きくなり高集積
化には適さないという欠点があった。このため、高集積
化には不向きというＣＭＯＳ型メモリセルの欠点を解消
し、高抵抗負荷型メモリセルと同一面積に抑えるべく、
半導体基板の一主面に形成された４個のｎＭＯＳＴ上に
薄膜トランジスタ（以下、ＴＦＴと略す）を用いた負荷
用ＰＭＯＳＴを積層して形成したＣＭＯＳ型メモリセル
が開発されている。

【０００４】図１０は例えば電子情報通信学会技術研究
報告Ｖｏｌ．９０，Ｎｏ．４８，ｐ．７−１３　に示さ
れたＣＭＯＳ型メモリセルの等価回路図であり、図１１
ないし図１３はＴＦＴを用いた負荷用ＰＭＯＳＴ（以下
、ＰＴＦＴと略す）を備えたＣＭＯＳ型メモリセルを示
す平面図である。

【０００５】図１０において、負荷用ＰＴＦＴＱｐ１と
駆動用ｎＭＯＳＴＱｎ１がＣＭＯＳ型インバータＱｃ１
を形成し、負荷用ＰＴＦＴＱｐ２と駆動用ｎＭＯＳＴＱ
ｎ２がＣＭＯＳ型インバータＱｃ２を形成し、ＣＭＯＳ
型インバータＱｃ１のゲート電極をＣＭＯＳ型インバー
タＱｃ２のドレインＤ２　に、ＣＭＯＳ型インバータＱ
ｃ２のゲート電極をＣＭＯＳ型インバータＱｃ１のドレ
インＤ１　に互いに交差接続してフリップフロップ回路
を構成している。負荷用ＰＴＦＴＱｐ１，Ｑｐ２のソー
スは各々電源入力ノードＶｃｃ　に、駆動用ｎＭＯＳＴ
Ｑｎ１，Ｑｎ２のソースは各々接地ノードＧＮＤに接続
される。ＣＭＯＳ型インバータＱｃ１のドレインＤ１　
には転送用ｎＭＯＳＴＱｎ３が、ＣＭＯＳ型インバータ
Ｑｃ２のドレインＤ２　には転送用ｎＭＯＳＴＱｎ４が
接続される。転送用ｎＭＯＳＴＱｎ３のドレインにはビ
ット線ＢＬが、転送用ｎＭＯＳＴＱｎ４のドレインには
ビット線バーＢＬが接続され、さらに転送用ｎＭＯＳＴ
Ｑｎ３，Ｑｎ４のゲート電極は各々ワード線ＷＬに接続
される。

【０００６】図１１ないし図１３において、半導体基板
の一主面に形成された４個のｎＭＯＳＴを図１１に、こ
の４個のｎＭＯＳＴ上に形成された２個のＰＴＦＴを図
１２に、図１１と図１２を重ね合わせた平面図を図１３
に示す。図１１ないし図１３において、駆動用ｎＭＯＳ
ＴＱｎ１はｎ＋　型ソース領域Ｓｎ１とｎ＋　型ドレイ
ン領域Ｄｎ１及びゲート電極Ｇｎ１より構成され、駆動
用ｎＭＯＳＴＱｎ２はｎ＋　型ソース領域Ｓｎ２とｎ＋
　型ドレイン領域Ｄｎ２及びゲート電極Ｇｎ２より構成
される。転送用ｎＭＯＳＴＱｎ３はｎ＋　型ソース領域
Ｓｎ３とｎ＋　型ドレイン領域Ｄｎ３及びゲート電極Ｇ
ｎ３より構成され、転送用ｎＭＯＳＴＱｎ４はｎ＋　型
ソース領域Ｓｎ４とｎ＋　型ドレイン領域Ｄｎ４及びゲ
ート電極Ｇｎ４より構成される。負荷用ＰＴＦＴＱｐ１
はＰ＋　型ソース領域Ｓｐ１とＰ＋　型ドレイン領域Ｄ
ｐ１とチャネル領域Ｃｐ１及びゲート電極Ｇｐ１より構
成され、負荷用ＰＴＦＴＱｐ２はＰ＋　型ソース領域Ｓ
ｐ２とＰ＋　型ドレイン領域Ｄｐ２とチャネル領域Ｃｐ
２及びゲート電極Ｇｐ２より構成される。ＣＬ１　は負
荷用ＰＴＦＴＱｐ１のＰ＋　型ドレイン領域Ｄｐ１を転
送用ｎＭＯＳＴＱｎ３のｎ＋　型ソース領域Ｓｎ３及び
駆動用ｎＭＯＳＴＱｎ２のゲート電極Ｇｎ２に電気的に
接続させるための導電層であると同時に、負荷用ＰＴＦ
ＴＱｐ２のゲート電極Ｇｐ２をも構成している。ＣＬ２
　は負荷用ＰＴＦＴＱｐ２のＰ＋　型ドレイン領域Ｄｐ
２を転送用ｎＭＯＳＴＱｎ４のｎ＋　型ソース領域Ｓｎ
４及び駆動用ｎＭＯＳＴＱｎ１のゲート電極Ｇｎ１に電
気的に接続させるための導電層である。なお、ＣＨ１　
は導電層ＣＬ１　を転送用ｎＭＯＳＴＱｎ３のｎ＋　型
ソース領域Ｓｎ３及び駆動用ｎＭＯＳＴＱｎ２のゲート
電極Ｇｎ２に接続させるためのコンタクトホール、ＣＨ
２　は導電層ＣＬ２　を転送用ｎＭＯＳＴＱｎ４のｎ＋
　型ソース領域Ｓｎ４及び駆動用ｎＭＯＳＴＱｎ１のゲ
ート電極Ｇｎ１に接続させるためのコンタクトホール、
ＣＨ３　は負荷用ＰＴＦＴＱｐ１のゲート電極Ｇｐ１を
駆動用ｎＭＯＳＴＱｎ２のｎ＋　型ドレイン領域Ｄｎ２
及び駆動用ｎＭＯＳＴＱｎ１のゲート電極Ｇｎ１に接続
させるためのコンタクトホールである。

【０００７】図１４は図１３のＶ−Ｖ線に沿う断面図で
ある。図１４において、１はｎ型シリコン半導体基板、
２は前記ｎ型シリコン半導体基板１内に形成されたＰ型
ウェル領域、３は前記ｎ型シリコン半導体基板１の一主
面に形成されたフィールド酸化膜、４はこのフィールド
酸化膜３により分離された島状領域に形成された転送用
ｎＭＯＳＴＱｎ３のｎ＋　型ソース領域Ｓｎ３、５は前
記フィールド酸化膜３により分離された島状領域に形成
された転送用ｎＭＯＳＴＱｎ３のｎ＋　型ドレイン領域
Ｄｎ３、６は駆動用ｎＭＯＳＴＱｎ２のｎ＋　型ソース
領域Ｓｎ２（図１４には図示せず）と駆動用ｎＭＯＳＴ
Ｑｎ２のｎ＋　型ドレイン領域Ｄｎ２（図１４には図示
せず）との間上に形成された駆動用ｎＭＯＳＴＱｎ２の
ゲート酸化膜、７は前記転送用ｎＭＯＳＴＱｎ３のｎ＋
　型ソース領域Ｓｎ３４と前記転送用ｎＭＯＳＴＱｎ３
のｎ＋　型ドレイン領域Ｄｎ３５との間上に形成された
転送用ｎＭＯＳＴＱｎ３のゲート酸化膜、８は前記駆動
用ｎＭＯＳＴＱｎ２のゲート酸化膜６上に形成された第
１のｎ型ポリシリコン層から成る駆動用ｎＭＯＳＴＱｎ
２のゲート電極Ｇｎ２、９は前記転送用ｎＭＯＳＴＱｎ
３のゲート酸化膜７上に形成された第１のｎ型ポリシリ
コン層から成る転送用ｎＭＯＳＴＱｎ３のゲート電極Ｇ
ｎ３、１０は前記フィールド酸化膜３の一部に接し、前
記駆動用ｎＭＯＳＴＱｎ２のゲート電極Ｇｎ２８を被覆
して形成された第１の層間酸化膜、１１は前記転送用ｎ
ＭＯＳＴＱｎ３のｎ＋　型ソース領域Ｓｎ３４の一部及
び前記転送用ｎＭＯＳＴＱｎ３のｎ＋　型ドレイン領域
Ｄｎ３５の一部に接し、前記転送用ｎＭＯＳＴＱｎ３の
ゲート電極Ｇｎ３９を被覆して形成された第１の層間酸
化膜、１２は前記転送用ｎＭＯＳＴＱｎ３のｎ＋　型ソ
ース領域Ｓｎ３４の一部に接し、前記駆動用ｎＭＯＳＴ
Ｑｎ２のゲート電極Ｇｎ２８の側面に形成された酸化膜
側壁、１３は前記転送用ｎＭＯＳＴＱｎ３のｎ＋　型ソ
ース領域Ｓｎ３４の表面及び前記駆動用ｎＭＯＳＴＱｎ
２のゲート電極Ｇｎ２８の表面に開口されたコンタクト
ホールＣＨ１　、１４はこのコンタクトホールＣＨ１　
１３を介して前記転送用ｎＭＯＳＴＱｎ３のｎ＋　型ソ
ース領域Ｓｎ３４の一部及び前記駆動用ｎＭＯＳＴＱｎ
２のゲート電極Ｇｎ２８の一部に接し電気的に接続され
、一方が前記第１の層間酸化膜１０上にまで、他方が前
記第１の層間酸化膜１１上にまで延在して形成された第
２のｎ型ポリシリコン層から成る導電層ＣＬ、１５は前
記第１の層間酸化膜１０上に形成された第２のｎ型ポリ
シリコン層から成るＰＴＦＴＱｐ１のゲート電極Ｇｎ１
、１６は前記第１の層間酸化膜１１の一部に接し、前記
導電層ＣＬ１４の表面上の一部に形成された膜厚２５０
　Åの第２の層間酸化膜、１７は前記第１の層間酸化膜
１０の一部に接し、前記導電層ＣＬ１４の表面上の一部
及び前記ＰＴＦＴＱｐ１のゲート電極Ｇｐ１１５の表面
上に形成され、ＰＴＦＴＱｐ１のゲート酸化膜を構成す
る膜厚２５０　Åの第２の層間酸化膜、１８は前記導電
層ＣＬ１４の表面に開口されたコンタクトホールＣＨ０
　、１９はこのコンタクトホールＣＨ０　１８を介して
前記導電層ＣＬ１４の表面上の一部に形成されたチタン
シリサイド膜、２０は前記第１の層間酸化膜１０及び前
記導電層ＣＬ１４の表面に前記第２の層間酸化膜１６，
１７を介して対向して形成され、前記チタンシリサイド
膜１９を介して前記導電層ＣＬ１４と電気的に接続され
た膜厚２００　ÅのＰ型ポリシリコン層から成るＰＴＦ
ＴＱｐ１のＰ＋　型ドレイン領域Ｄｐ１、２１は前記第
１の層間酸化膜１０に前記第２の層間酸化膜１７を介し
て対向して形成された膜厚２００　ÅのＰ型ポリシリコ
ン層から成るＰＴＦＴＱｐ１のＰ＋　型ソース領域Ｓｐ
１、２２は前記ＰＴＦＴＱｐ１のゲート電極Ｇｐ１１５
の表面に前記第２の層間酸化膜１７を介して対向して形
成された膜厚２００ÅのＰ型ポリシリコン層から成るチ
ャネル長１．６　μｍ，チャネル幅０．６　μｍのＰＴ
ＦＴＱｐ１のチャネル領域Ｃｐ１、２３は前記ｎ型シリ
コン半導体基板１の一主面上前面に形成された酸化膜で
ある。

【０００８】従来のＣＭＯＳ型メモリセルは上記のよう
に構成され、駆動用ｎＭＯＳＴＱｎ２及び転送用ｎＭＯ
ＳＴＱｎ３の上部に第１の層間酸化膜１０，１１を介し
てＰＴＦＴＱｐ１を積層しているので、メモリセルの面
積を高抵抗負荷型メモリセルと同一面積に抑えることが
できる。

【０００９】また、ＰＴＦＴＱｐ１のＰ＋　型ドレイン
領域Ｄｐ１２０がチタンシリサイド膜１９を介して第２
のｎ型ポリシリコン層から成る導電層ＣＬ１４と電気的
に接続されるので、ＰＴＦＴＱｐ１のＰ＋　型ドレイン
領域Ｄｐ１２０と導電層ＣＬ１４とはＰｎ接合ではなく
オーミック接合で接続される。ゆえに、Ｐｎ接合部で生
じる電圧降下によりメモリセルに供給される電圧が低下
し、データを不安定な状態で保持することはなくなり、
安定した状態でメモリセルを動作させることができる。

【００１０】

【発明が解決しようとする課題】しかるに、上記のよう
な従来のメモリセルでは、ＰＴＦＴＱｐ１のＰ＋　型ド
レイン領域Ｄｐ１２０と導電層ＣＬ１４は、導電層ＣＬ
１４の窪んだ部分において重なり合うことになるので、
この窪んだ部分にコンタクトホールＣＨ０　１８を形成
する必要があった。しかしながら、Ｐ型ポリシリコン層
から成るＰＴＦＴＱｐ１のＰ＋　型ドレイン領域Ｄｐ１
２０の膜厚が２００　Åと非常に薄いために、コンタク
トホールＣＨ０　１８内部の深く窪んだ部分においてＰ
ＴＦＴＱｐ１のＰ＋　型ドレイン領域Ｄｐ１２０の被覆
性が悪くなり、断線を引き起こす。このため、ＰＴＦＴ
Ｑｐ１のＰ＋　型ドレイン領域Ｄｐ１２０がチタンシリ
サイド膜１９を介して導電層ＣＬ１４と電気的に確実に
接続されなくなり、信頼性を低下させるという問題点が
あった。

【００１１】また、ＰＴＦＴＱｐ１のＰ＋　型ドレイン
領域Ｄｐ１２０の形成後、このＰＴＦＴＱｐ１のＰ＋　
型ドレイン領域Ｄｐ１２０の上部に積層されたホトレジ
ストを除去しなければならないが、コンタクトホールＣ
Ｈ０　１８内部の深く窪んだ部分に積層されたホトレジ
ストを除去するには非常に精度の高いエッチング工程が
必要であり、製造上技術的な困難を伴うという問題点が
あった。

【００１２】この発明は上記のような問題点を解消する
ためになされたもので、ソース・ドレイン領域として膜
厚１０００Å以下のポリシリコン層を用いて形成した薄
膜トランジスタを用いた負荷用ＭＯＳ電界効果トランジ
スタの一方のソース・ドレイン領域の断線に起因する信
頼性の低下を抑制できる半導体装置を製造容易にして得
ることを目的としている。

【００１３】

【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板の一主面にチャネル領域を介して設け
た一組のソース・ドレイン領域と、チャネル領域上のゲ
ート絶縁膜を介して形成されたゲート電極とを有した第
１のＭＯＳトランジスタ、半導体基板の一主面上及び第
１のＭＯＳトランジスタ上に形成された層間絶縁膜、層
間絶縁膜上に形成され、チャネル領域を介して設けた一
組のソース・ドレイン領域と、チャネル領域とゲート絶
縁膜を介して対向して形成されたゲート電極とを有した
第２のＭＯＳＴトランジスタ、層間絶縁膜に形成された
コンタクトホールを介して第１のＭＯＳトランジスタの
一方のソース・ドレイン領域に電気的に接続され、かつ
、コンタクトホールに凹部を有するとともに層間絶縁膜
上に延在して形成された導電層、導電層の凹部内に埋め
込まれ、かつ、平坦面を有し、この平坦面にて第２のＭ
ＯＳトランジスタの一方のソース・ドレイン領域と電気
的に接続された埋め込み導電層を備えたものである。

【００１４】

【作用】上記のように構成された半導体装置においては
、第２のＭＯＳトランジスタの一方のソース・ドレイン
領域が埋め込み導電層の平坦面に接続して形成され、被
覆性の悪化による第２のＭＯＳトランジスタの一方のソ
ース・ドレイン領域の断線を防止せしめる。

【００１５】また、導電層の凹部内に埋め込み導電層が
形成され、導電層の凹部内でのエッチングを不要にせし
める。

【００１６】

【実施例】実施例１．図１はこの発明の１実施例を示す
断面図である。図において、２４はコンタクトホールＣ
Ｈ０　１８内部に自己整合的に形成された埋め込み導電
層で、この実施例ではタングステンプラグを用いている
。

【００１７】次に、上記のように構成されたＣＭＯＳ型
メモリセルの製造工程を図２ないし図９を用いて説明す
る。

【００１８】まず、図２に示すように、濃度３．０　×
１０１４ｃｍ−３，比抵抗１０〜４０Ω・ｃｍのｎ型シ
リコン半導体基板１の一主面に、加速電圧１００　Ｋｅ
Ｖ　，ドーズ量２．３　×１０１２ｃｍ−２の条件でボ
ロンのイオン注入を行い、Ｐ型ウェル領域２を形成する
。続いて、ｎ型シリコン半導体基板１の一主面にＬＯＣ
ＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌ
ｉｃｏｎ）法により選択的に酸化を行い、フィールド酸
化膜３を形成する。

【００１９】次に、図３に示すように、ｎ型シリコン半
導体基板１の一主面全面に熱酸化法により膜厚１５０　
Åの熱酸化膜２５、減圧ＣＶＤ法により膜厚２０００Å
の砒素の添加された第１のｎ型ポリシリコン層２６、お
よびポジ型ホトレジスト２７を順に積層する。

【００２０】次に、図４に示すように、駆動用ｎＭＯＳ
ＴＱｎ２のゲート電極Ｇｎ２及び転送用ｎＭＯＳＴＱｎ
３のゲート電極Ｇｎ３を形成する領域上にポジ型ホトレ
ジスト２７のパターンが残るように、ポジ型ホトレジス
ト２７を写真蝕刻法によりパターニングする。続いて、
ポジ型ホトレジスト２７のパターンを用いて反応性イオ
ンエッチング（異方性）により第１のｎ型ポリシリコン
層２６及び熱酸化膜２５のパターニングを行い、駆動用
ｎＭＯＳＴＱｎ２のゲート電極Ｇｎ２８とゲート酸化膜
６及び転送用ｎＭＯＳＴＱｎ３のゲート電極Ｇｎ３９と
ゲート酸化膜７を形成する。さらに、ポジ型ホトレジス
ト２７のパターンを除去した後、駆動用ｎＭＯＳＴＱｎ
２のゲート電極Ｇｎ２８と転送用ｎＭＯＳＴＱｎ３のゲ
ート電極Ｇｎ３９及びフィールド酸化膜３をマスクにし
てｎ型シリコン半導体基板１の一主面に、駆動用ｎＭＯ
ＳＴＱｎ２のゲート電極Ｇｎ２８及び転送用ｎＭＯＳＴ
Ｑｎ３のゲート電極Ｇｎ３９と自己整合的に加速電圧５
０ＫｅＶ　，ドーズ量２．０　×１０１５ｃｍ−２の条
件で砒素のイオン注入を行い、駆動用ｎＭＯＳＴＱｎ２
のｎ＋　型ソース領域Ｓｎ２と駆動用ｎＭＯＳＴＱｎ２
のｎ＋　型ドレイン領域Ｄｎ２及び転送用ｎＭＯＳＴＱ
ｎ３のｎ＋　型ソース領域Ｓｎ３４と転送用ｎＭＯＳＴ
Ｑｎ３のｎ＋　型ドレイン領域Ｄｎ３５を形成する。

【００２１】次に、図５に示すように、ｎ型シリコン半
導体基板１の一主面上全面に減圧ＣＶＤ法により酸化膜
を形成する。続いて、転送用ｎＭＯＳＴＱｎ３のｎ＋　
型ソース領域Ｓｎ３４上の一部に形成された酸化膜及び
駆動用ｎＭＯＳＴＱｎ２のゲート電極Ｇｎ２８上の一部
に形成された酸化膜を反応性イオンエッチング（異方性
）により除去し、転送用ｎＭＯＳＴＱｎ３のｎ＋　型ソ
ース領域Ｓｎ３４の表面及び駆動用ｎＭＯＳＴＱｎ２の
ゲート電極Ｇｎ２８の表面を露出すると、コンタクトホ
ールＣＨ１　１３が形成される。この時、除去せずに残
された酸化膜は第１の層間酸化膜１０，１１を形成し、
また、駆動用ｎＭＯＳＴＱｎ２のゲート電極Ｇｎ２８の
側面に酸化膜側壁１２を形成する。さらに、ｎ型シリコ
ン半導体基板１の一主面上全面に減圧ＣＶＤ法により膜
厚２０００Åの砒素の添加された第２のｎ型ポリシリコ
ン層を形成する。続いて、この第２のｎ型ポリシリコン
層の一部がコンタクトホールＣＨ１　１３を介して転送
用ｎＭＯＳＴＱｎ３のｎ＋　型ソース領域Ｓｎ３４及び
駆動用ｎＭＯＳＴＱｎ２のゲート電極Ｇｎ２８と接続さ
れ、一方が第１の層間酸化膜１０上にまで、他方が第１
の層間酸化膜１１上にまで延在して残るように、また、
他の一部が第１の層間酸化膜１０上に残るようにエッチ
ングを行い、導電層ＣＬ１４及びＰＴＦＴＱｐ１のゲー
ト電極Ｇｐ１１５を形成する。

【００２２】次に、図６に示すように、ｎ型シリコン半
導体基板１の一主面上全面に減圧ＣＶＤ法により膜厚２
５０　Åの酸化膜を形成する。続いて、導電層ＣＬ１４
の窪んだ部分に形成された酸化膜をエッチングにより除
去し、導電層ＣＬ１４の表面を露出すると、コンタクト
ホールＣＨ０　１８が形成される。この時、除去せずに
残された酸化膜は第１の層間酸化膜１１の一部に接し、
導電層ＣＬ１４の表面上の一部に第２の層間酸化膜１６
を形成し、また、第１の層間酸化膜１０の一部に接し、
導電層ＣＬ１４の表面上の一部及びＰＴＦＴＱｐ１のゲ
ート電極Ｇｐ１１５の表面上にＰＴＦＴＱｐ１のゲート
酸化膜を構成する第２の層間酸化膜１７を形成する。さ
らに、コンタクトホールＣＨ０　１８内部、すなわち、
導電層ＣＬ１４の表面の露出した部分に選択ＣＶＤ法に
より自己整合的にタングステンを堆積し、表面の平坦な
タングステンプラグ２４を形成する。

【００２３】次に、図７に示すように、ｎ型シリコン半
導体基板１の一主面上全面に減圧ＣＶＤ法により膜厚２
００　Åの薄膜ポリシリコン層、ポジ型ホトレジストを
順に積層する。続いて、第１の層間酸化膜１１に接する
第２の層間酸化膜１６の上部に形成されたポジ型ホトレ
ジストをエッチングにより除去すると、レジストパター
ン２８が形成される。さらに、このレジストパターン２
８を用いてエッチングにより薄膜ポリシリコン層のパタ
ーニングを行い、薄膜ポリシリコン層部２９を形成する
。

【００２４】次に、図８に示すように、レジストパター
ン２８の一部をエッチングにより除去し、ＰＴＦＴＱｐ
１のゲート電極Ｇｐ１１５上に第２の層間酸化膜１７及
び薄膜ポリシリコン層部２９を介して長さ１．６　μｍ
，幅０．６　μｍのレジストパターン３０を形成する。続いて、このレジストパターン３０をマスクにして、薄
膜ポリシリコン層部２９の表面に加速電圧３ＫｅＶ　，
ドーズ量２．０　×１０１４ｃｍ−２の条件でＢＦ２　
のイオン注入を行い、ＰＴＦＴＱｐ１のＰ＋　型ドレイ
ン領域Ｄｐ１２０及びＰＴＦＴＱｐ１のＰ＋　型ソース
領域Ｓｐ１２１を形成する。この時、ＢＦ２　の注入さ
れないレジストパターン３０の下部に位置する薄膜ポリ
シリコン層部２９には、チャネル長１．６　μｍ，チャ
ネル幅０．６　μｍのＰＴＦＴＱｐ１のチャネル領域Ｃ
ｐ１２２が形成される。

【００２５】その後、図９に示すように、レジストパタ
ーン３０を除去した後、ｎ型シリコン半導体基板１の一
主面上全面にＣＶＤ法により酸化膜２３を形成すると、
ＰＴＦＴを備えたＣＭＯＳ型メモリセルが完成する。

【００２６】上記のように構成された半導体装置におい
ては、ＰＴＦＴＱｐ１のＰ＋　型ドレイン領域Ｄｐ１２
０がコンタクトホールＣＨ０　１８内部に形成されたタ
ングステンプラグ２４の平坦面に接続されるので、Ｐ＋
　型ドレイン領域Ｄｐ１２０を形成するための薄膜ポリ
シリコン層の膜厚が薄い（２００　Å）場合でもＰＴＦ
ＴＱｐ１のＰ＋　型ドレイン領域Ｄｐ１２０の被覆性が
悪化することはなく、断線を引き起こすことはない。ゆ
えに、ＰＴＦＴＱｐ１のＰ＋　型ドレイン領域Ｄｐ１２
０はタングステンプラグ２４を介して導電層ＣＬ１４と
電気的に確実に接続され、信頼性の高い半導体装置を得
ることができる。

【００２７】また、コンタクトホールＣＨ０　１８内部
にタングステンを堆積しタングステンプラグ２４を形成
するので、コンタクトホールＣＨ０　１８内部でのホト
レジストの除去は不要になる。ゆえに、精度の高いエッ
チング工程を施すことなく、ＰＴＦＴＱｐ１のＰ＋　型
ドレイン領域Ｄｐ１２０の上部に積層されるホトレジス
トを除去でき、半導体装置を製造容易にして簡単に形成
できる。

【００２８】実施例２．なお、上記実施例においては、
埋め込み導電層としてコンタクトホールＣＨ０１８内部
にタングステンを堆積したものを示したが、モリブデン
やタンタル、チタン、白金、銅等の金属を堆積したとし
ても、上記実施例と同様の効果を得られるものである。

【００２９】実施例３．また、上記実施例においては、
埋め込み導電層としてコンタクトホールＣＨ０１８内部
にタングステンを堆積したものを示したが、タングステ
ンシリサイドやモリブデンシリサイド、タンタルシリサ
イド、チタンシリサイド等のシリサイド金属を堆積した
としても、上記実施例と同様の効果を得られるものであ
る。

【００３０】

【発明の効果】この発明は以上述べたように、半導体基
板の一主面にチャネル領域を介して設けた一組のソース
・ドレイン領域と、チャネル領域上のゲート絶縁膜を介
して形成されたゲート電極とを有した第１のＭＯＳトラ
ンジスタ、半導体基板の一主面上及び第１のＭＯＳトラ
ンジスタ上に形成された層間絶縁膜、層間絶縁膜上に形
成され、チャネル領域を介して設けた一組のソース・ド
レイン領域と、チャネル領域とゲート絶縁膜を介して対
向して形成されたゲート電極とを有した第２のＭＯＳト
ランジスタ、層間絶縁膜に形成されたコンタクトホール
を介して第１のＭＯＳトランジスタの一方のソース・ド
レイン領域に電気的に接続され、かつ、コンタクトホー
ルに凹部を有するとともに層間絶縁膜上に延在して形成
された導電層、導電層の凹部内に埋め込まれ、かつ、平
坦面を有し、この平坦面にて第２のＭＯＳトランジスタ
の一方のソース・ドレイン領域と電気的に接続された埋
め込み導電層を備えたので、被覆性の悪化による第２の
ＭＯＳトランジスタの一方のソース・ドレイン領域の断
線を防止でき、信頼性の高い半導体装置が得られるとい
う効果を有するものである。

【００３１】また、導電層の凹部内でのエッチングを不
要にでき、半導体装置を製造容易にして簡単に形成でき
るという効果を有するものである。

【図面の簡単な説明】

【図１】この発明の実施例１を示す断面図である。

【図２】この発明の実施例１の製造工程を示す断面図で
ある。

【図３】この発明の実施例１の製造工程を示す断面図で
ある。

【図４】この発明の実施例１の製造工程を示す断面図で
ある。

【図５】この発明の実施例１の製造工程を示す断面図で
ある。

【図６】この発明の実施例１の製造工程を示す断面図で
ある。

【図７】この発明の実施例１の製造工程を示す断面図で
ある。

【図８】この発明の実施例１の製造工程を示す断面図で
ある。

【図９】この発明の実施例１の製造工程を示す断面図で
ある。

【図１０】従来のＣＭＯＳ型メモリセルを示す等価回路
図である。

【図１１】従来のＣＭＯＳ型メモリセルの一部を示す平
面図である。

【図１２】従来のＣＭＯＳ型メモリセルの一部を示す平
面図である。

【図１３】従来のＣＭＯＳ型メモリセルを示す平面図で
ある。

【図１４】従来のＣＭＯＳ型メモリセルを示す断面図で
ある。

【符号の説明】

１　　半導体基板４　　第１のＭＯＳトランジスタのソース領域５　　第
１のＭＯＳトランジスタのドレイン領域７　　第１のＭ
ＯＳトランジスタのゲート絶縁膜９　　第１のＭＯＳト
ランジスタのゲート電極１０　　層間絶縁膜１１　　層間絶縁膜１３　　コンタクトホール１４　　導電層１５　　第２のＭＯＳトランジスタのゲート電極１７　
　第２のＭＯＳトランジスタのゲート絶縁膜２０　　第
２のＭＯＳトランジスタのドレイン領域２１　　第２の
ＭＯＳトランジスタのソース領域２２　　第２のＭＯＳ
トランジスタのチャネル領域２４　　埋め込み導電層

Claims

【特許請求の範囲】

【請求項１】　　半導体基板の一主面にチャネル領域を
挟んで形成された一対のソース・ドレイン領域と、上記
チャネル領域上にゲート絶縁膜を介して形成されたゲー
ト電極を有した第１のＭＯＳトランジスタ、上記半導体
基板の一主面上及び上記第１のＭＯＳトランジスタ上に
形成された層間絶縁膜、この層間絶縁膜上に形成され、
チャネル領域を挟んで形成された一対のソース・ドレイ
ン領域と、チャネル領域とゲート絶縁膜を介して対向形
成されたゲート電極を有した第２のＭＯＳトランジスタ
、上記第１のＭＯＳトランジスタの一方のソース・ドレ
イン領域に上記層間絶縁膜に形成されたコンタクトホー
ルを介して電気的に接続され、このコンタクトホールに
凹部を有するとともに層間絶縁膜上に延在した導電層、
この導電層の凹部内に埋め込まれ平坦面を有し、この平
坦面にて上記第２のＭＯＳトランジスタの一方のソース
・ドレイン領域と電気的に接続する埋め込み導電層を備
えた半導体装置。