JPH04257983A - 画像制御装置 - Google Patents
画像制御装置Info
- Publication number
- JPH04257983A JPH04257983A JP1995791A JP1995791A JPH04257983A JP H04257983 A JPH04257983 A JP H04257983A JP 1995791 A JP1995791 A JP 1995791A JP 1995791 A JP1995791 A JP 1995791A JP H04257983 A JPH04257983 A JP H04257983A
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- Japan
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- clock
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Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は、画像メモリに記憶され
ている画像情報を画像出力装置に出力するように画像メ
モリへの画像情報の書き込みおよび読み出しを制御する
画像制御装置に関する。
ている画像情報を画像出力装置に出力するように画像メ
モリへの画像情報の書き込みおよび読み出しを制御する
画像制御装置に関する。
【０００３】
【従来の技術】画像制御装置においては、画像のちらつ
きを無くすために、（１）画像コントローラが出力した
画像メモリのアドレスの画像情報を画像出力装置に出力
する動作と、（２）画像情報の書き換えのためにＣＰＵ
（中央処理装置）が出力した画像メモリのアドレスの画
像情報を読み出す動作とを交互に行っている。なお、画
像メモリは画像出力装置に出力される画像情報を記憶す
るメモリである。
きを無くすために、（１）画像コントローラが出力した
画像メモリのアドレスの画像情報を画像出力装置に出力
する動作と、（２）画像情報の書き換えのためにＣＰＵ
（中央処理装置）が出力した画像メモリのアドレスの画
像情報を読み出す動作とを交互に行っている。なお、画
像メモリは画像出力装置に出力される画像情報を記憶す
るメモリである。
【０００４】更に詳しくは、図４に示す従来の画像制御
装置を参照して説明する。図４において、クロック発生
器１は、出力信号線７および８にそれぞれ同期した２種
類のクロック、すなわち図５の（イ）および（ロ）にそ
れぞれ示すＣＰＵ用動作クロックおよび該ＣＰＵ動作ク
ロックを２分周した画像コントローラに使用される画像
コントローラ用動作クロックを出力する。
装置を参照して説明する。図４において、クロック発生
器１は、出力信号線７および８にそれぞれ同期した２種
類のクロック、すなわち図５の（イ）および（ロ）にそ
れぞれ示すＣＰＵ用動作クロックおよび該ＣＰＵ動作ク
ロックを２分周した画像コントローラに使用される画像
コントローラ用動作クロックを出力する。
【０００５】クロック発生器１から出力されるＣＰＵ用
動作クロックおよび画像コントローラ用動作クロックは
、それぞれＣＰＵ３および画像コントローラ４に供給さ
れるとともに、両クロックはＣＰＵ制御信号発生回路２
に供給される。ＣＰＵ制御信号発生回路２は、図５の（
ニ）に示すＣＰＵ制御信号を信号線１０を介してＣＰＵ
３に供給する。
動作クロックおよび画像コントローラ用動作クロックは
、それぞれＣＰＵ３および画像コントローラ４に供給さ
れるとともに、両クロックはＣＰＵ制御信号発生回路２
に供給される。ＣＰＵ制御信号発生回路２は、図５の（
ニ）に示すＣＰＵ制御信号を信号線１０を介してＣＰＵ
３に供給する。
【０００６】ＣＰＵ３は、データバス１１を介して画像
メモリ６に接続されるとともに、アドレスバス１２を介
してマルチプレクサ５に接続され、マルチプレクサ５に
画像メモリ６のアドレスを出力する。また、画像コント
ローラ４は、アドレスバス１３を介して画像メモリ６に
接続され、マルチプレクサ５に画像メモリ６のアドレス
を供給する。マルチプレクサ５は、ＣＰＵ３から供給さ
れるアドレスまたは画像コントローラ４から供給される
アドレスをクロック発生器１からの画像コントローラ用
動作クロックに従って切り替えて信号線１４を介して画
像メモリ６に供給する。すなわち、画像メモリ６は、画
像コントローラ用動作クロックに同期して、図５の（ハ
）の斜線で示すタイミングＡｉでは画像コントローラ４
からのアドレスを供給され、斜線のないタイミングＡｃ
ではＣＰＵ３からのアドレスを供給されるというように
ＣＰＵ３および画像コントローラ４からのアドレスを交
互に供給される。
メモリ６に接続されるとともに、アドレスバス１２を介
してマルチプレクサ５に接続され、マルチプレクサ５に
画像メモリ６のアドレスを出力する。また、画像コント
ローラ４は、アドレスバス１３を介して画像メモリ６に
接続され、マルチプレクサ５に画像メモリ６のアドレス
を供給する。マルチプレクサ５は、ＣＰＵ３から供給さ
れるアドレスまたは画像コントローラ４から供給される
アドレスをクロック発生器１からの画像コントローラ用
動作クロックに従って切り替えて信号線１４を介して画
像メモリ６に供給する。すなわち、画像メモリ６は、画
像コントローラ用動作クロックに同期して、図５の（ハ
）の斜線で示すタイミングＡｉでは画像コントローラ４
からのアドレスを供給され、斜線のないタイミングＡｃ
ではＣＰＵ３からのアドレスを供給されるというように
ＣＰＵ３および画像コントローラ４からのアドレスを交
互に供給される。
【０００７】ＣＰＵ３が画像メモリ６の画像情報を読み
出したり、または画像メモリ６へ画像情報を書き込む動
作は、通常ＣＰＵ用動作クロックの３周期間必要である
。しかしながら、この読み出しまたは書き込み動作が図
５の（イ）に示すタイミングｆから始まった場合には、
マルチプレクサ５を介して画像メモリ６に出力されるＣ
ＰＵ３からのアドレス信号が途中で変化し、読み出し誤
りまたは書き込み誤りを発生する。
出したり、または画像メモリ６へ画像情報を書き込む動
作は、通常ＣＰＵ用動作クロックの３周期間必要である
。しかしながら、この読み出しまたは書き込み動作が図
５の（イ）に示すタイミングｆから始まった場合には、
マルチプレクサ５を介して画像メモリ６に出力されるＣ
ＰＵ３からのアドレス信号が途中で変化し、読み出し誤
りまたは書き込み誤りを発生する。
【０００８】そこで、従来は、前記ＣＰＵ制御信号発生
回路２から図５の（ニ）に示すような低レベルのＣＰＵ
制御信号をＣＰＵ３に供給し、これによりＣＰＵ３から
の読み出しまたは書き込み動作をＣＰＵ用動作クロック
の４周期間で行うように制御している。
回路２から図５の（ニ）に示すような低レベルのＣＰＵ
制御信号をＣＰＵ３に供給し、これによりＣＰＵ３から
の読み出しまたは書き込み動作をＣＰＵ用動作クロック
の４周期間で行うように制御している。
【０００９】図６はこの動作を示すフローチャートであ
るが、読み出しまたは書き込み動作が開始すると、まず
、開始タイミングが図５の（イ）に示すタイミングｅで
あるか否かをチェックする（ステップ１１０）。タイミ
ングｅの場合には、ＣＰＵ用動作クロックの３周期間で
動作し（ステップ１２０）、タイミングｅでない場合に
は、ＣＰＵ用動作クロックの４周期間で動作する（ステ
ップ１３０）。
るが、読み出しまたは書き込み動作が開始すると、まず
、開始タイミングが図５の（イ）に示すタイミングｅで
あるか否かをチェックする（ステップ１１０）。タイミ
ングｅの場合には、ＣＰＵ用動作クロックの３周期間で
動作し（ステップ１２０）、タイミングｅでない場合に
は、ＣＰＵ用動作クロックの４周期間で動作する（ステ
ップ１３０）。
【００１０】
【発明が解決しようとする課題】従来の画像制御装置で
は、画像コントローラ４用の動作クロックの周波数が画
像出力装置との関係で固定であり、またＣＰＵ３の動作
クロックと画像コントローラ４の動作クロックは同期し
ている必要がある。
は、画像コントローラ４用の動作クロックの周波数が画
像出力装置との関係で固定であり、またＣＰＵ３の動作
クロックと画像コントローラ４の動作クロックは同期し
ている必要がある。
【００１１】そこで、ＣＰＵ３の処理速度を向上するた
めに、ＣＰＵ３の動作クロックの周波数を画像コントロ
ーラ４の動作クロックの４倍、すなわち従来の２倍にし
ようとすると、従来の画像制御装置では、ＣＰＵ３が画
像メモリ６の画像情報を読み出したり、または画像メモ
リ６に画像情報を書き込む動作時に、タイミングのずれ
による読み出し誤りや書き込み誤りを発生するという問
題がある。
めに、ＣＰＵ３の動作クロックの周波数を画像コントロ
ーラ４の動作クロックの４倍、すなわち従来の２倍にし
ようとすると、従来の画像制御装置では、ＣＰＵ３が画
像メモリ６の画像情報を読み出したり、または画像メモ
リ６に画像情報を書き込む動作時に、タイミングのずれ
による読み出し誤りや書き込み誤りを発生するという問
題がある。
【００１２】本発明は、上記に鑑みてなされたもので、
その目的とするところは、ＣＰＵの動作クロックの周波
数を画像コントローラの動作クロックの周波数の４倍に
してＣＰＵの処理速度を向上するとともに、画像情報の
読み出しおよび書き込み動作を誤りなく適確に行う画像
制御装置を提供することにある。
その目的とするところは、ＣＰＵの動作クロックの周波
数を画像コントローラの動作クロックの周波数の４倍に
してＣＰＵの処理速度を向上するとともに、画像情報の
読み出しおよび書き込み動作を誤りなく適確に行う画像
制御装置を提供することにある。
【００１３】［発明の構成］
【００１４】
【課題を解決するための手段】上記目的を達成するため
、本発明の画像制御装置は、所定の動作クロックで動作
する中央処理装置と前記動作クロックの周波数の４倍の
周波数の動作クロックで動作する画像コントローラとが
画像コントローラの動作クロックの２分の１の周期で交
互に画像メモリに対する読み出し／書き込み動作を行う
ように制御する画像制御装置であって、中央処理装置に
よる画像メモリに対する画像情報の読み出し／書き込み
動作の開始時期に従って該読み出し／書き込み動作の期
間を変更する手段を有することを要旨とする。
、本発明の画像制御装置は、所定の動作クロックで動作
する中央処理装置と前記動作クロックの周波数の４倍の
周波数の動作クロックで動作する画像コントローラとが
画像コントローラの動作クロックの２分の１の周期で交
互に画像メモリに対する読み出し／書き込み動作を行う
ように制御する画像制御装置であって、中央処理装置に
よる画像メモリに対する画像情報の読み出し／書き込み
動作の開始時期に従って該読み出し／書き込み動作の期
間を変更する手段を有することを要旨とする。
【００１５】
【作用】本発明の画像制御装置では、中央処理装置の動
作クロックを画像コントローラの動作クロックの周波数
の４倍とし、中央処理装置による画像メモリに対する画
像情報の読み出し／書き込み動作の開始時期に従って該
読み出し／書き込み動作の期間を変更している。
作クロックを画像コントローラの動作クロックの周波数
の４倍とし、中央処理装置による画像メモリに対する画
像情報の読み出し／書き込み動作の開始時期に従って該
読み出し／書き込み動作の期間を変更している。
【００１６】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。
る。
【００１７】図１は、本発明の一実施例に係わる画像制
御装置の構成を示すブロック図である。同図において、
クロック発生器２１は、出力信号線７，８，９にそれぞ
れ同期した３種類のクロック、すなわち図２の（イ）、
（ロ）、（ハ）にそれぞれ示すＣＰＵ用動作クロック、
２分周クロックおよび４分周反転クロックを出力する。
御装置の構成を示すブロック図である。同図において、
クロック発生器２１は、出力信号線７，８，９にそれぞ
れ同期した３種類のクロック、すなわち図２の（イ）、
（ロ）、（ハ）にそれぞれ示すＣＰＵ用動作クロック、
２分周クロックおよび４分周反転クロックを出力する。
【００１８】クロック発生器２１から出力されるＣＰＵ
用動作クロックはＣＰＵ３に供給され、４分周反転クロ
ックは画像コントローラ４およびマルチプレクサ５に供
給される。
用動作クロックはＣＰＵ３に供給され、４分周反転クロ
ックは画像コントローラ４およびマルチプレクサ５に供
給される。
【００１９】また、ＣＰＵ用動作クロック、２分周クロ
ックおよび４分周反転クロックはＣＰＵ制御信号発生回
路２２に供給され、ＣＰＵ制御信号発生回路２２は図２
の（ホ）に示すＣＰＵ制御信号を供給する。
ックおよび４分周反転クロックはＣＰＵ制御信号発生回
路２２に供給され、ＣＰＵ制御信号発生回路２２は図２
の（ホ）に示すＣＰＵ制御信号を供給する。
【００２０】ＣＰＵ３は、データバス１１を介して画像
メモリ６に接続されるとともに、アドレスバス１２を介
してマルチプレクサ５に接続され、マルチプレクサ５に
画像メモリ６のアドレスを出力する。また、画像コント
ローラ４は、アドレスバス１３を介してマルチプレクサ
５に接続され、マルチプレクサ５に画像メモリ６のアド
レスを供給する。マルチプレクサ５は、ＣＰＵ３から供
給されるアドレスまたは画像コントローラ４から供給さ
れるアドレスをクロック発生器２１から出力される４分
周反転クロックに従って切り替えて信号線１４を介して
画像メモリ６に供給する。すなわち、画像メモリ６は、
４分周反転クロックに同期して、図２の（ニ）の斜線で
示すタイミングＡｉでは画像コントローラ４からのアド
レスを供給され、斜線のないタイミングＡｃではＣＰＵ
３からのアドレスを供給されるというようにＣＰＵ３お
よび画像コントローラ４からのアドレスを交互に供給さ
れる。
メモリ６に接続されるとともに、アドレスバス１２を介
してマルチプレクサ５に接続され、マルチプレクサ５に
画像メモリ６のアドレスを出力する。また、画像コント
ローラ４は、アドレスバス１３を介してマルチプレクサ
５に接続され、マルチプレクサ５に画像メモリ６のアド
レスを供給する。マルチプレクサ５は、ＣＰＵ３から供
給されるアドレスまたは画像コントローラ４から供給さ
れるアドレスをクロック発生器２１から出力される４分
周反転クロックに従って切り替えて信号線１４を介して
画像メモリ６に供給する。すなわち、画像メモリ６は、
４分周反転クロックに同期して、図２の（ニ）の斜線で
示すタイミングＡｉでは画像コントローラ４からのアド
レスを供給され、斜線のないタイミングＡｃではＣＰＵ
３からのアドレスを供給されるというようにＣＰＵ３お
よび画像コントローラ４からのアドレスを交互に供給さ
れる。
【００２１】以上のように構成された画像制御装置にお
いて、ＣＰＵ３が画像メモリ６の画像情報を読み出した
り、または画像メモリ６へ画像情報を書き込む動作を図
４に示すフローチャートを参照して説明する。
いて、ＣＰＵ３が画像メモリ６の画像情報を読み出した
り、または画像メモリ６へ画像情報を書き込む動作を図
４に示すフローチャートを参照して説明する。
【００２２】ＣＰＵ３の画像メモリ６に対する読み出し
または書き込み動作は通常ＣＰＵ用動作クロックの３周
期間で行われる。すなわち、この読み出しまたは書き込
み動作が図２の（イ）に示すタイミングａから始まった
場合には、ＣＰＵ用動作クロックの３周期間で行われる
（ステップ２１０，２２０）。
または書き込み動作は通常ＣＰＵ用動作クロックの３周
期間で行われる。すなわち、この読み出しまたは書き込
み動作が図２の（イ）に示すタイミングａから始まった
場合には、ＣＰＵ用動作クロックの３周期間で行われる
（ステップ２１０，２２０）。
【００２３】しかしながら、この読み出しまたは書き込
み動作が図２の（イ）に示すタイミングｂから始まった
場合には、ＣＰＵ用動作クロックの４周期間で行われ（
ステップ２３０，２４０）、またタイミングｃから始ま
った場合には、ＣＰＵ用動作クロックの５周期間で行わ
れ（ステップ２５０，２６０）、更にタイミングｃでな
く、タイミングｄから始まった場合には、ＣＰＵ用動作
クロックの６周期間で行われるようにＣＰＵ３は制御さ
れる。なお、このようなＣＰＵ３が読み出しまたは書き
込み動作を行う期間の制御は、ＣＰＵ制御信号発生回路
２２が出力するＣＰＵ制御信号により行われ、ＣＰＵ３
が画像メモリ６に対して読み出しまたは書き込みを行う
場合以外はＣＰＵ制御信号は出力されない。
み動作が図２の（イ）に示すタイミングｂから始まった
場合には、ＣＰＵ用動作クロックの４周期間で行われ（
ステップ２３０，２４０）、またタイミングｃから始ま
った場合には、ＣＰＵ用動作クロックの５周期間で行わ
れ（ステップ２５０，２６０）、更にタイミングｃでな
く、タイミングｄから始まった場合には、ＣＰＵ用動作
クロックの６周期間で行われるようにＣＰＵ３は制御さ
れる。なお、このようなＣＰＵ３が読み出しまたは書き
込み動作を行う期間の制御は、ＣＰＵ制御信号発生回路
２２が出力するＣＰＵ制御信号により行われ、ＣＰＵ３
が画像メモリ６に対して読み出しまたは書き込みを行う
場合以外はＣＰＵ制御信号は出力されない。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
中央処理装置の動作クロックを画像コントローラの動作
クロックの周波数の４倍とし、中央処理装置による画像
メモリに対する画像情報の読み出し／書き込み動作の開
始時期に従って該読み出し／書き込み動作の期間を変更
しているので、画像メモリに対する画像情報の読み出し
／書き込みを誤りなく行うことができるとともに、中央
処理装置の動作クロックを４倍とすることにより、中央
処理装置の処理速度を著しく向上することができる。
中央処理装置の動作クロックを画像コントローラの動作
クロックの周波数の４倍とし、中央処理装置による画像
メモリに対する画像情報の読み出し／書き込み動作の開
始時期に従って該読み出し／書き込み動作の期間を変更
しているので、画像メモリに対する画像情報の読み出し
／書き込みを誤りなく行うことができるとともに、中央
処理装置の動作クロックを４倍とすることにより、中央
処理装置の処理速度を著しく向上することができる。
【図１】本発明の一実施例に係わる画像制御装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１の画像制御装置の各信号の動作波形を示す
タイムチャートである。
タイムチャートである。
【図３】図１の画像制御装置の作用を示すフローチャー
トである。
トである。
【図４】従来の画像制御装置の構成を示すブロック図で
ある。
ある。
【図５】図４の画像制御装置の各信号の動作波形を示す
タイムチャートである。
タイムチャートである。
【図６】図４の画像制御装置の作用を示すフローチャー
トである。
トである。
３ ＣＰＵ
４ 画像コントローラ
６ 画像メモリ
２１ クロック発生器
２２ ＣＰＵ制御信号発生回路
Claims (1)
- 【請求項１】 所定の動作クロックで動作する中央処
理装置と前記動作クロックの周波数の４倍の周波数の動
作クロックで動作する画像コントローラとが画像コント
ローラの動作クロックの２分の１の周期で交互に画像メ
モリに対する読み出し／書き込み動作を行うように制御
する画像制御装置であって、中央処理装置による画像メ
モリに対する画像情報の読み出し／書き込み動作の開始
時期に従って該読み出し／書き込み動作の期間を変更す
る手段を有することを特徴とする画像制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1995791A JPH04257983A (ja) | 1991-02-13 | 1991-02-13 | 画像制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1995791A JPH04257983A (ja) | 1991-02-13 | 1991-02-13 | 画像制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04257983A true JPH04257983A (ja) | 1992-09-14 |
Family
ID=12013679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1995791A Pending JPH04257983A (ja) | 1991-02-13 | 1991-02-13 | 画像制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04257983A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002259202A (ja) * | 2001-03-05 | 2002-09-13 | Toyo Commun Equip Co Ltd | 排他制御シーケンサ |
-
1991
- 1991-02-13 JP JP1995791A patent/JPH04257983A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002259202A (ja) * | 2001-03-05 | 2002-09-13 | Toyo Commun Equip Co Ltd | 排他制御シーケンサ |
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