JPH04257253A - 半導体集積回路のマスクレイアウト方法 - Google Patents
半導体集積回路のマスクレイアウト方法Info
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- JPH04257253A JPH04257253A JP3018641A JP1864191A JPH04257253A JP H04257253 A JPH04257253 A JP H04257253A JP 3018641 A JP3018641 A JP 3018641A JP 1864191 A JP1864191 A JP 1864191A JP H04257253 A JPH04257253 A JP H04257253A
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- Japan
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- mask layout
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 title claims description 14
- 238000010586 diagram Methods 0.000 description 14
- 238000007796 conventional method Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路のマスク
レイアウト方法、特に、コンピュータを利用してバイポ
ーラ半導体集積回路のマスクレイアウトを設計する方法
に関する。
レイアウト方法、特に、コンピュータを利用してバイポ
ーラ半導体集積回路のマスクレイアウトを設計する方法
に関する。
【０００２】
【従来の技術】近年、半導体集積回路は大規模化の一途
をたどり、コンピュータによる自動設計の要求が高まり
、さらに、半導体チップ面積縮小が製造コスト削減の点
等から重要性を増している。
をたどり、コンピュータによる自動設計の要求が高まり
、さらに、半導体チップ面積縮小が製造コスト削減の点
等から重要性を増している。
【０００３】以下に、マスクレイアウトの自動設計にお
いてチップ面積縮小のため、マスクパターン上の空き領
域を削減する従来の方法について説明する。
いてチップ面積縮小のため、マスクパターン上の空き領
域を削減する従来の方法について説明する。
【０００４】図３は回路図に対応するマスクレイアウト
図の一部であり、従来の方法により空き領域を長方形に
区切って検出したマスクレイアウト図である。図４はマ
スクレイアウト図上で従来の方法により空き領域の縮小
を行った後のマスクレイアウト図である。図３および図
４において、１〜７はトランジスタ、８，９は容量、１
０〜１２は抵抗、１３〜２２は長方形に分割した空き領
域、２６は各素子を配置するために用意されたブロック
枠である。
図の一部であり、従来の方法により空き領域を長方形に
区切って検出したマスクレイアウト図である。図４はマ
スクレイアウト図上で従来の方法により空き領域の縮小
を行った後のマスクレイアウト図である。図３および図
４において、１〜７はトランジスタ、８，９は容量、１
０〜１２は抵抗、１３〜２２は長方形に分割した空き領
域、２６は各素子を配置するために用意されたブロック
枠である。
【０００５】従来の方法では、回路図中に各素子の相対
位置関係をコンピュータによって抽出し、予め用意され
たセルを用いてマスクレイアウト上に再現する。さらに
、空き領域を縮小するため、図３のように空き領域を順
次長方形として検出し、上記長方形の右端に接して配置
している、空き領域の原因となっている素子の移動、形
状変更を行い、空き領域を縮小させていた。
位置関係をコンピュータによって抽出し、予め用意され
たセルを用いてマスクレイアウト上に再現する。さらに
、空き領域を縮小するため、図３のように空き領域を順
次長方形として検出し、上記長方形の右端に接して配置
している、空き領域の原因となっている素子の移動、形
状変更を行い、空き領域を縮小させていた。
【０００６】上記従来の方法によると、図３において、
抵抗１２は形状変更可能な素子として認識され、上記素
子の形状変更により、マスクレイアウト図４が得られる
。
抵抗１２は形状変更可能な素子として認識され、上記素
子の形状変更により、マスクレイアウト図４が得られる
。
【０００７】
【発明が解決しようとする課題】しかしながら、空き領
域を長方形に分割して検出する、上記従来のマスクレイ
アウト方法によると、一素子につき、一つの長方形状の
空き領域しか利用できなかった。そのため、素子の移動
または形状変更を行うのに、素子の回りの空き領域が複
雑な形状をしている場合、素子周囲の空き領域の一部し
か利用できず、空き領域を十分に縮小できないというこ
とがあった。
域を長方形に分割して検出する、上記従来のマスクレイ
アウト方法によると、一素子につき、一つの長方形状の
空き領域しか利用できなかった。そのため、素子の移動
または形状変更を行うのに、素子の回りの空き領域が複
雑な形状をしている場合、素子周囲の空き領域の一部し
か利用できず、空き領域を十分に縮小できないというこ
とがあった。
【０００８】本発明は、上記従来の課題を解決するもの
で、コンピュータによるマスクレイアウトの自動設計を
行う際に、素子の移動または形状変更を行うのに、素子
の周囲の空き領域を効果的に利用し、空き領域を十分に
削減して、マスクレイアウト上の素子の最適配置と最適
形状構成を決定し、チップ面積を最小にし得るマスクレ
イアウト方法を提供することを目的とする。
で、コンピュータによるマスクレイアウトの自動設計を
行う際に、素子の移動または形状変更を行うのに、素子
の周囲の空き領域を効果的に利用し、空き領域を十分に
削減して、マスクレイアウト上の素子の最適配置と最適
形状構成を決定し、チップ面積を最小にし得るマスクレ
イアウト方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
のマスクレイアウト方法は、マスクレイアウト上で、空
き領域を検出する工程において、各素子のマスクパター
ンの輪郭どりを行うことにより得られる多角形を、上記
各素子の存在領域として検出する工程と、その多角形の
外側の領域で、素子を配置し得る領域、すなわち、空き
領域を、分割しない多角形状の領域（以下、エリアと称
する）として検出する処理工程と、上記エリアに移動ま
たは形状変更可能な素子を移動させ、または移動後その
素子の形状をエリアの形状に合わせて変更する工程とを
備えている。
のマスクレイアウト方法は、マスクレイアウト上で、空
き領域を検出する工程において、各素子のマスクパター
ンの輪郭どりを行うことにより得られる多角形を、上記
各素子の存在領域として検出する工程と、その多角形の
外側の領域で、素子を配置し得る領域、すなわち、空き
領域を、分割しない多角形状の領域（以下、エリアと称
する）として検出する処理工程と、上記エリアに移動ま
たは形状変更可能な素子を移動させ、または移動後その
素子の形状をエリアの形状に合わせて変更する工程とを
備えている。
【００１０】
【作用】上記マスクレイアウト方法によると、素子の最
適な形状と配置関係とを決定でき、したがってチップ面
積を最小にすることができる。なお、このマスクレイア
ウト方法は、バイポーラ半導体集積回路装置の設計にお
いては、形状変更可能な素子（抵抗，容量）を有してお
り、非常に有効的である。
適な形状と配置関係とを決定でき、したがってチップ面
積を最小にすることができる。なお、このマスクレイア
ウト方法は、バイポーラ半導体集積回路装置の設計にお
いては、形状変更可能な素子（抵抗，容量）を有してお
り、非常に有効的である。
【００１１】
【実施例】図１は従来例で説明した図３のマスクレイア
ウト図を用いた本発明の一実施例におけるマスクレイア
ウト図である。図１および図２において、１〜７はトラ
ンジスタ、８，９は容量、１０〜１２は抵抗、２３，２
４はエリアとして検出した空き領域、２６はブロック枠
である。なお、図１および図２において、図３および図
４における構成要素に対応するものには、同一の符号を
付している。
ウト図を用いた本発明の一実施例におけるマスクレイア
ウト図である。図１および図２において、１〜７はトラ
ンジスタ、８，９は容量、１０〜１２は抵抗、２３，２
４はエリアとして検出した空き領域、２６はブロック枠
である。なお、図１および図２において、図３および図
４における構成要素に対応するものには、同一の符号を
付している。
【００１２】まず、初期のマスクパターンを用いて、素
子の図形を、反時計回りに向きづけられた辺をもつ多角
形の内部として表現する。さらに、上記多角形の重なり
関係を認識し、輪郭どりを行うことにより得られる多角
形を、ブロック枠内に配置された素子の存在する全ての
領域として検出する。このとき、素子の分離のために必
要な領域を配置素子の相対位置関係から検出し、同様に
多角形で表現し、さらに、ブロック枠は時計回りに向き
づけられた辺をもつ多角形として表現しておく。あらか
じめ、形状変更可能な素子の種類を抵抗および容量とし
て登録するとともに、たとえばこれらの素子の面積と抵
抗値とを算出する計算方法も登録しておく。
子の図形を、反時計回りに向きづけられた辺をもつ多角
形の内部として表現する。さらに、上記多角形の重なり
関係を認識し、輪郭どりを行うことにより得られる多角
形を、ブロック枠内に配置された素子の存在する全ての
領域として検出する。このとき、素子の分離のために必
要な領域を配置素子の相対位置関係から検出し、同様に
多角形で表現し、さらに、ブロック枠は時計回りに向き
づけられた辺をもつ多角形として表現しておく。あらか
じめ、形状変更可能な素子の種類を抵抗および容量とし
て登録するとともに、たとえばこれらの素子の面積と抵
抗値とを算出する計算方法も登録しておく。
【００１３】次に、形状変更可能な指定素子近辺の空き
領域を、移動または形状変更したい方向すべてについて
検出する。上記検出方法は素子の存在領域を否定表現す
る（素子の存在領域である多角形の外部で、ブロック枠
内の領域を、時計回りに向きづけられた辺をもつ多角形
の内部として表現する）ことによる。この検出方法は、
従来の方法に比して、扱うデータ量が少ないので、処理
時間の短縮を図ることができる。
領域を、移動または形状変更したい方向すべてについて
検出する。上記検出方法は素子の存在領域を否定表現す
る（素子の存在領域である多角形の外部で、ブロック枠
内の領域を、時計回りに向きづけられた辺をもつ多角形
の内部として表現する）ことによる。この検出方法は、
従来の方法に比して、扱うデータ量が少ないので、処理
時間の短縮を図ることができる。
【００１４】次に、あらかじめ登録した計算方法により
得られた値（たとえば抵抗値とその面積）に基づき、上
記指定素子が形状変更可能かを判断するとともに、素子
の接続関係を保ったまま移動できるか判断する。上記工
程によって移動または形状変更可能と判定された素子を
空き領域に移動し、または移動後その形状変更を行うこ
とにより、空き領域を十分に削減したマスクレイアウト
図が得られる。
得られた値（たとえば抵抗値とその面積）に基づき、上
記指定素子が形状変更可能かを判断するとともに、素子
の接続関係を保ったまま移動できるか判断する。上記工
程によって移動または形状変更可能と判定された素子を
空き領域に移動し、または移動後その形状変更を行うこ
とにより、空き領域を十分に削減したマスクレイアウト
図が得られる。
【００１５】図１において、抵抗１２は移動可能かつ形
状変更可能な素子として検出されるので、移動と形状変
更を行うことができ、効果的な形状変更と移動により空
き領域の十分な削減を行った結果、図２のようなマスク
レイアウト図を得る。さらに、素子の移動、形状変更後
の空き領域は、既存の素子の図形を表現する多角形を変
更することにより容易に検出することが可能であり、未
処理の素子についての移動または形状変更を、順次高速
に行うことができる。
状変更可能な素子として検出されるので、移動と形状変
更を行うことができ、効果的な形状変更と移動により空
き領域の十分な削減を行った結果、図２のようなマスク
レイアウト図を得る。さらに、素子の移動、形状変更後
の空き領域は、既存の素子の図形を表現する多角形を変
更することにより容易に検出することが可能であり、未
処理の素子についての移動または形状変更を、順次高速
に行うことができる。
【００１６】以上のように本実施例によれば、空き領域
を分割せずエリアとして検出し、素子の移動、形状変更
を行うことにより、空き領域を十分に削減し、チップ面
積を最小にすることができ、したがってコンピュータに
よるマスクレイアウトの自動設計を効率よく行うことが
できる。
を分割せずエリアとして検出し、素子の移動、形状変更
を行うことにより、空き領域を十分に削減し、チップ面
積を最小にすることができ、したがってコンピュータに
よるマスクレイアウトの自動設計を効率よく行うことが
できる。
【００１７】
【発明の効果】以上のように本発明のマスクレイアウト
によれば、チップ内部での空き領域を大きく減少させる
ことができ、従って従来の半導体集積回路の自動化マス
クに比べて、より高速な処理による、より合理的な、素
子の配置および形状選択ができる優れたマスクレイアウ
トの自動設計を実現することができる。
によれば、チップ内部での空き領域を大きく減少させる
ことができ、従って従来の半導体集積回路の自動化マス
クに比べて、より高速な処理による、より合理的な、素
子の配置および形状選択ができる優れたマスクレイアウ
トの自動設計を実現することができる。
【図１】本発明の半導体集積回路のマスクレイアウト方
法の一実施例において、空き領域を分割せずにエリアと
して検出したときのマスクレイアウト図
法の一実施例において、空き領域を分割せずにエリアと
して検出したときのマスクレイアウト図
【図２】本発明
の半導体集積回路のマスクレイアウト方法の一実施例に
おいて、素子の移動、形状変更を行った後のマスクレイ
アウト図
の半導体集積回路のマスクレイアウト方法の一実施例に
おいて、素子の移動、形状変更を行った後のマスクレイ
アウト図
【図３】従来の方法により素子の配置を行い、空き領域
を分割して検出したマスクレイアウト図
を分割して検出したマスクレイアウト図
【図４】従来の
方法により素子の移動、形状変更を行った後のマスクレ
イアウト図
方法により素子の移動、形状変更を行った後のマスクレ
イアウト図
１ トランジスタ
２ トランジスタ
３ トランジスタ
４ トランジスタ
５ トランジスタ
６ トランジスタ
７ トランジスタ
８ 容量
９ 容量
１０ 抵抗
１１ 抵抗
１２ 抵抗
１３ 分割して検出した空き領域
１４ 分割して検出した空き領域
１５ 分割して検出した空き領域
１６ 分割して検出した空き領域
１７ 分割して検出した空き領域
１８ 分割して検出した空き領域
１９ 分割して検出した空き領域
２０ 分割して検出した空き領域
２１ 分割して検出した空き領域
２２ 分割して検出した空き領域
２３ 分割せずに検出した空き領域
２４ 分割せずに検出した空き領域
２５ 分割せずに検出した空き領域
２６ ブロック枠
Claims (3)
- 【請求項１】各素子のマスクパターンの輪郭どりを行う
ことにより得られる多角形を上記各素子の存在領域とし
て検出する工程と、その多角形の外側の領域で、素子を
配置し得る空き領域を、分割しない多角形として検出す
る工程とを備えた半導体集積回路のマスクレイアウト方
法。 - 【請求項２】各素子のマスクパターンの輪郭どりを行う
ことにより得られる多角形を上記各素子の存在領域とし
て検出する工程と、その多角形の外側の領域で、素子を
配置し得る空き領域を、分割しない多角形として検出す
る工程と、上記検出した多角形の空き領域に素子を移動
させて配置する工程とを備えた半導体集積回路のマスク
レイアウト方法。 - 【請求項３】各素子のマスクパターンの輪郭どりを行う
ことにより得られる多角形を上記各素子の存在領域とし
て検出する工程と、その多角形の外側の領域で、素子を
配置し得る空き領域を、分割しない多角形として検出す
る工程と、上記検出した多角形の空き領域に素子を移動
させる工程と、素子の移動後、その素子の形状を上記空
き領域の形状に合わせて変更する工程とを備えた半導体
集積回路のマスクレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018641A JP2858677B2 (ja) | 1991-02-12 | 1991-02-12 | 半導体集積回路のマスクレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018641A JP2858677B2 (ja) | 1991-02-12 | 1991-02-12 | 半導体集積回路のマスクレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04257253A true JPH04257253A (ja) | 1992-09-11 |
| JP2858677B2 JP2858677B2 (ja) | 1999-02-17 |
Family
ID=11977228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3018641A Expired - Fee Related JP2858677B2 (ja) | 1991-02-12 | 1991-02-12 | 半導体集積回路のマスクレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2858677B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019204171A (ja) * | 2018-05-21 | 2019-11-28 | 東芝情報システム株式会社 | 半導体集積回路のレイアウト設計装置及びレイアウト設計用プログラム |
-
1991
- 1991-02-12 JP JP3018641A patent/JP2858677B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019204171A (ja) * | 2018-05-21 | 2019-11-28 | 東芝情報システム株式会社 | 半導体集積回路のレイアウト設計装置及びレイアウト設計用プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2858677B2 (ja) | 1999-02-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |