JPH04257252A - 半導体集積回路のマスクレイアウト方法 - Google Patents

半導体集積回路のマスクレイアウト方法

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JPH04257252A
JPH04257252A JP3018640A JP1864091A JPH04257252A JP H04257252 A JPH04257252 A JP H04257252A JP 3018640 A JP3018640 A JP 3018640A JP 1864091 A JP1864091 A JP 1864091A JP H04257252 A JPH04257252 A JP H04257252A
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JP
Japan
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mask layout
semiconductor integrated
integrated circuit
diffusion layer
shape
Prior art date
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Pending
Application number
JP3018640A
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English (en)
Inventor
Katsuichi Kuramitsu
倉満　勝一
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
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Publication of JPH04257252A publication Critical patent/JPH04257252A/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路のマスク
レイアウト方法、特にコンピュータを利用してバイポー
ラ半導体集積回路装置のマスクレイアウトを設計する方
法に関する。
【０００２】
【従来の技術】近年、半導体集積回路は、大規模化の一
途をたどり、コンピュータによる自動設計の要求が高ま
っている。以下に従来のマスクレイアウトの自動設計に
ついて説明する。
【０００３】図３は従来の方法で作成したマスクレイア
ウト図である。図３において、１〜３は抵抗、４〜９は
トランジスタ、１０は分離拡散層である。
【０００４】図３からもわかるように、バイポーラの半
導体集積回路においては、各素子を分離するために、各
素子間に分離拡散層１０を設ける必要がある。
【０００５】従来、このようなマスクレイアウトを作成
する際、あらかじめ分離拡散層１０を所定の形状で発生
したマスクレイアウトを用いていた。すなわち、分離拡
散層１０によって、素子を配置すべき領域（図３の白抜
きの領域）をあらかじめ画定し、この領域に抵抗１〜３
およびトランジスタ４〜９を配置していた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のマスクレイアウト方法によると、あらかじめ分離拡
散層を発生させたマスクレイアウトを用いていたため、
素子の移動、形状変更が分離拡散層によって大きく制約
される。このため、各素子間の隙間（デッドスペース）
が大きくなる傾向があり、ひいてはチップサイズを大き
くしてしまうという問題点を有していた。
【０００７】本発明は、上記従来の課題を解決するもの
で、コンピュータによるマスクレイアウトの自動設計を
行う際に、マスクレイアウト上の素子を最適位置に最適
形状で配置し得るマスクレイアウト方法を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
のマスクレイアウト方法は、半導体集積回路の分離拡散
層を発生する前に、各素子の移動、または、移動とその
形状変更を行って空き領域を削減し、その後、分離拡散
層を発生するものである。
【０００９】
【作用】このマスクレイアウト方法によると、分離拡散
層の制約を受けることなく最適位置に最適形状の素子を
配置することができる。したがって空き領域のデッドス
ペースを削減し、チップ面積を縮小することができる。
【００１０】
【実施例】図１は本発明の一実施例におけるマスクレイ
アウト図である。図２は図１のマスクレイアウトの分離
拡散層を発生する前のマスクレイアウト図である。
【００１１】図１および図２において、１〜３は抵抗、
４〜９はトランジスタ、１０は分離拡散層である。
【００１２】図１、図２を参照してレイアウト方法を説
明する。まず、図２に示す初期のマスクレイアウト図を
作成する。次に、図２のマスクレイアウト図を基に、デ
ッドスペースおよびデッドスペースの原因を作っている
素子を検出する。
【００１３】具体的には次のような処理を実行する。あ
らかじめ、形状変更可能な素子の種類を抵抗および容量
として登録するとともに、たとえばこれらの素子の面積
と抵抗値（または容量値）を算出する計算方法もコンピ
ュータに登録しておく。そして、図２の初期のマスクレ
イアウト図に配置された各素子の配置関係を基に、デッ
ドスペースを検出する。図２の例では、トランジスタ４
〜９のすぐ下の部分に比較的大きなデッドスペースがあ
ると判断される。
【００１４】次に、デッドスペース近辺の形状変更可能
な素子を上記の計算方法により得られた値（たとえば抵
抗値とその面積）に基づき検出するとともに、素子の接
続関係を保ったまま移動できる素子も検出する。たとえ
ば、図２において、抵抗３が移動可能な素子として検出
され、抵抗２が形状変更可能な素子として検出される。
【００１５】上記工程によって検出された抵抗２，３を
、図１に示すようにデッドスペースに移動する。すなわ
ち、抵抗２，３を、トランジスタ４〜９の右側の位置か
ら、トランジスタ４〜９の下方のデッドスペースに移動
させる。
【００１６】このとき、抵抗３はその長さがデッドスペ
ースの高さの範囲内であるから、変形することなくその
ままの形で移動させることができる。ところが、抵抗２
は大きな抵抗値をもっているため、その長さがデッドス
ペースの高さを越える。そして、この抵抗２は、あらか
じめ変形可能な素子として検出されている。そこで、抵
抗２を、図１に示すように、デッドスペースの高さの範
囲内におさまるように折り曲げ、この状態でデッドスペ
ース内に配置する。
【００１７】このような処理によって素子の配置が完了
した後に、図１に示すように分離拡散層を発生させる。 なお、隣接するトランジスタ４〜９間に形成すべき分離
拡散層の幅についてはあらかじめ分かっている。したが
って、トランジスタ４〜９を配置する段階で各トランジ
スタ間に必要な幅のスペースをとっておき、ここに分離
拡散層１０を発生させる。
【００１８】また、図１に示すように、抵抗１〜３がひ
とつの領域内にまとまって配置される場合には、各抵抗
間を分離拡散層で分離する必要がなく、抵抗群とトラン
ジスタ群との境界部分に分離拡散層を発生させればよい
。したがって、図３に示した従来のマスクレイアウトに
比べて、この点でもチップ面積の縮小を図ることができ
る。
【００１９】以上のように本実施例によれば、素子の移
動、形状変更を行なった後に、分離拡散層を発生させる
ことにより、デッドスペースを削減してチップ面積を縮
小することができる。したがってコンピュータによるマ
スクレイアウトの自動設計を効率よく行なうことができ
る。
【００２０】なお、このマスクレイアウト方法は、特に
、バイポーラ半導体集積回路に有効である。すなわち、
バイポーラ半導体集積回路は、形状変更可能な素子（た
とえば抵抗、容量）を有している。したがって、それら
の素子の移動と形状変更とによって空き領域のデッドス
ペースを非常に効果的に削減することができる。
【００２１】
【発明の効果】以上のように本発明のマスクレイアウト
方法は、分離拡散層を発生する前に、各素子の移動、あ
るいは形状変更を行ない、その後、分離拡散層を発生さ
せるものであるから、チップ内部でのデッドスペースを
大きく減少させ、チップ面積を縮小することができる。 したがって従来のコンピュータを用いた半導体集積回路
の自動化マスクに比べて、合理的な素子の配置と形状の
選択ができ、優れたマスクレイアウトの自動設計を実現
することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路のマスクレイアウト方
法の一実施例を示すマスクレイアウト図
【図２】図１の
マスクレイアウトの分離拡散層を発生する前のマスクレ
イアウト図
【図３】従来の半導体集積回路のマスクレイアウト方法
によるマスクレイアウト図
【符号の説明】
１　　抵抗 ２　　抵抗 ３　　抵抗 ４　　トランジスタ ５　　トランジスタ ６　　トランジスタ ７　　トランジスタ ８　　トランジスタ ９　　トランジスタ １０　　分離拡散層

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】半導体集積回路を構成する複数の素子を、
    所定の空き領域に移動させて配置し、その後、上記各素
    子間に分離拡散層を発生することを特徴とする半導体集
    積回路のマスクレイアウト方法。
  2. 【請求項２】半導体集積回路を構成する複数の素子を、
    所定の空き領域に移動させて配置し、上記素子の形状を
    上記空き領域の形状に合わせて変形し、その後、上記各
    素子間に分離拡散層を発生することを特徴とする半導体
    集積回路のマスクレイアウト方法。
JP3018640A 1991-02-12 1991-02-12 半導体集積回路のマスクレイアウト方法 Pending JPH04257252A (ja)

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