JP3337614B2 - 半導体集積回路のレイアウトコンパクション方法 - Google Patents
半導体集積回路のレイアウトコンパクション方法Info
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- JP3337614B2 JP3337614B2 JP05053997A JP5053997A JP3337614B2 JP 3337614 B2 JP3337614 B2 JP 3337614B2 JP 05053997 A JP05053997 A JP 05053997A JP 5053997 A JP5053997 A JP 5053997A JP 3337614 B2 JP3337614 B2 JP 3337614B2
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Description
【０００１】
【発明の属する技術分野】本発明は、アナログＩＣの機
能ブロックのマスクレイアウト設計を行う際に、計算機
処理により半導体素子の配置を行った機能ブロック、ま
たはその機能ブロックの半導体素子の配置位置をマニュ
アルで修正したものに対して、半導体素子間の空きスペ
ースを自動で削除し、機能ブロック面積を最小にする半
導体集積回路のレイアウトコンパクション方法に関する
ものである。
能ブロックのマスクレイアウト設計を行う際に、計算機
処理により半導体素子の配置を行った機能ブロック、ま
たはその機能ブロックの半導体素子の配置位置をマニュ
アルで修正したものに対して、半導体素子間の空きスペ
ースを自動で削除し、機能ブロック面積を最小にする半
導体集積回路のレイアウトコンパクション方法に関する
ものである。
【０００２】
【従来の技術】従来の半導体集積回路のレイアウトコン
パクション方法について述べる。図２は半導体集積回路
のレイアウトコンパクションの入力レイアウト例を示し
たもので、図16は、その入力レイアウトにおける従来の
半導体集積回路のレイアウトコンパクションの結果レイ
アウトを示している。図２，図16において、１は機能ブ
ロック枠、２はトランジスタ素子、３は抵抗素子、５は
回路図で記述、若しくは回路図から自動で抽出した半導
体素子間の配置制約、９は半導体素子間の接続情報であ
る。
パクション方法について述べる。図２は半導体集積回路
のレイアウトコンパクションの入力レイアウト例を示し
たもので、図16は、その入力レイアウトにおける従来の
半導体集積回路のレイアウトコンパクションの結果レイ
アウトを示している。図２，図16において、１は機能ブ
ロック枠、２はトランジスタ素子、３は抵抗素子、５は
回路図で記述、若しくは回路図から自動で抽出した半導
体素子間の配置制約、９は半導体素子間の接続情報であ
る。
【０００３】図２の機能ブロック１は、計算機処理によ
り半導体素子の配置を行った機能ブロック、またはその
機能ブロックの半導体素子の配置位置をマニュアルで修
正した機能ブロックであり、これに対して、図16は、機
能ブロックの空き領域削減(コンパクション)または機能
ブロック内の半導体素子間のデザインルール違反の回避
(デコンパクション)を実行した結果のレイアウトであ
る。この例では、コンパクションアルゴリズムとして一
次元コンパクションを利用し、縦方向にコンパクション
をした後、横方向にコンパクションを実行した結果であ
る。
り半導体素子の配置を行った機能ブロック、またはその
機能ブロックの半導体素子の配置位置をマニュアルで修
正した機能ブロックであり、これに対して、図16は、機
能ブロックの空き領域削減(コンパクション)または機能
ブロック内の半導体素子間のデザインルール違反の回避
(デコンパクション)を実行した結果のレイアウトであ
る。この例では、コンパクションアルゴリズムとして一
次元コンパクションを利用し、縦方向にコンパクション
をした後、横方向にコンパクションを実行した結果であ
る。
【０００４】
【発明が解決しようとする課題】しかしながら従来の方
法では、入力レイアウトの半導体素子間の配置形状、特
にトランジスタ素子間の隣接関係が保持できなくなると
いう問題がある。
法では、入力レイアウトの半導体素子間の配置形状、特
にトランジスタ素子間の隣接関係が保持できなくなると
いう問題がある。
【０００５】入力レイアウトは、計算機処理により半導
体素子を自動配置した機能ブロック、またはその機能ブ
ロックの半導体素子の配置位置をマニュアルで修正した
ものである。アナログＩＣの機能ブロックにおいては、
機能ブロック上下に電源幹線が配置されるため、図17の
ような配置形態が良い配置／配線結果につながると考え
られる。機能ブロックの上部(領域11)には電源幹線(Ｖ
ＣＣ側)とつながる抵抗を配置し、機能ブロック下部(領
域12)には電源幹線(ＧＮＤ側)とつながる抵抗を配置
し、上下抵抗領域11，12の間(領域10)にはトランジスタ
を配置し、領域11，12内に納まらない抵抗値の大きなも
のや、容量などは、左右(領域13，14)に配置する。
体素子を自動配置した機能ブロック、またはその機能ブ
ロックの半導体素子の配置位置をマニュアルで修正した
ものである。アナログＩＣの機能ブロックにおいては、
機能ブロック上下に電源幹線が配置されるため、図17の
ような配置形態が良い配置／配線結果につながると考え
られる。機能ブロックの上部(領域11)には電源幹線(Ｖ
ＣＣ側)とつながる抵抗を配置し、機能ブロック下部(領
域12)には電源幹線(ＧＮＤ側)とつながる抵抗を配置
し、上下抵抗領域11，12の間(領域10)にはトランジスタ
を配置し、領域11，12内に納まらない抵抗値の大きなも
のや、容量などは、左右(領域13，14)に配置する。
【０００６】通常このように設計された機能ブロックを
半導体基板上に全て配置し、ブロック間の接続を行っ
て、アナログＩＣのワンチップを形成するが、その際に
は機能ブロックの高さが揃っていることが望ましい場合
が多く、その点からいって、レイアウトコンパクション
により上記配置形状を崩してまで、機能ブロックの高さ
を圧縮する必要はないと考えられる(自動配置の際に機
能ブロックの高さを考慮して自動生成するため)。配置
形状を崩してコンパクションすると、逆に次の工程であ
る半導体素子間の接続において、配線率の低下や、配線
形状が悪くなるおそれがある。
半導体基板上に全て配置し、ブロック間の接続を行っ
て、アナログＩＣのワンチップを形成するが、その際に
は機能ブロックの高さが揃っていることが望ましい場合
が多く、その点からいって、レイアウトコンパクション
により上記配置形状を崩してまで、機能ブロックの高さ
を圧縮する必要はないと考えられる(自動配置の際に機
能ブロックの高さを考慮して自動生成するため)。配置
形状を崩してコンパクションすると、逆に次の工程であ
る半導体素子間の接続において、配線率の低下や、配線
形状が悪くなるおそれがある。
【０００７】また自動配置した機能ブロックをマニュア
ルで修正したものに対してレイアウトコンパクションを
実行する際は、半導体素子配置形状を崩すことはなおさ
ら避けなければならないことである。
ルで修正したものに対してレイアウトコンパクションを
実行する際は、半導体素子配置形状を崩すことはなおさ
ら避けなければならないことである。
【０００８】本発明は、上記従来技術の問題点を解決す
るもので、入力レイアウトの半導体素子間の配置形状、
特にトランジスタ素子間の隣接関係を保持したまま、機
能ブロックの空きスペースを有効に削除し、かつ半導体
素子間のデザインルール違反を回避するようにした半導
体集積回路のレイアウトコンパクション方法を提供する
ことを目的とする。
るもので、入力レイアウトの半導体素子間の配置形状、
特にトランジスタ素子間の隣接関係を保持したまま、機
能ブロックの空きスペースを有効に削除し、かつ半導体
素子間のデザインルール違反を回避するようにした半導
体集積回路のレイアウトコンパクション方法を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体集積回路のレイアウトコンパクショ
ン方法は、レイアウトからトランジスタの集合部分を抽
出しグループ化する工程と、抽出したトランジスタグル
ープ内部のコンパクションを行う工程と、コンパクショ
ンしたトランジスタグループ内部の配置形状を崩さず
に、トランジスタグループとその他の半導体素子間のコ
ンパクションを行う工程とを備え、また、レイアウトか
らトランジスタと他の半導体素子の集合部分を抽出しグ
ループ化する工程と、抽出したトランジスタと他の半導
体素子のグループ内部のコンパクションを行う工程と、
コンパクションしたトランジスタと他の半導体素子のグ
ループ内部の配置形状を崩さずに、トランジスタと他の
半導体素子のグループとその他の半導体素子間のコンパ
クションを行う工程とを備え、半導体素子間の配置制約
を保持することを特徴とする。
に、本発明の半導体集積回路のレイアウトコンパクショ
ン方法は、レイアウトからトランジスタの集合部分を抽
出しグループ化する工程と、抽出したトランジスタグル
ープ内部のコンパクションを行う工程と、コンパクショ
ンしたトランジスタグループ内部の配置形状を崩さず
に、トランジスタグループとその他の半導体素子間のコ
ンパクションを行う工程とを備え、また、レイアウトか
らトランジスタと他の半導体素子の集合部分を抽出しグ
ループ化する工程と、抽出したトランジスタと他の半導
体素子のグループ内部のコンパクションを行う工程と、
コンパクションしたトランジスタと他の半導体素子のグ
ループ内部の配置形状を崩さずに、トランジスタと他の
半導体素子のグループとその他の半導体素子間のコンパ
クションを行う工程とを備え、半導体素子間の配置制約
を保持することを特徴とする。
【００１０】この構成により、入力レイアウトの半導体
素子間の配置形状、特にトランジスタ素子間の隣接関係
を保持したまま機能ブロックの空きスペースを有効に削
除し、または半導体素子間のデザインルール違反を回避
することができる。
素子間の配置形状、特にトランジスタ素子間の隣接関係
を保持したまま機能ブロックの空きスペースを有効に削
除し、または半導体素子間のデザインルール違反を回避
することができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。 (実施の形態１)図１は、実施の形態１における半導体集
積回路のレイアウトコンパクション工程の流れを示す図
である。まず、ステップ101で、トランジスタの集合部
分を自動で抽出しグループ化を行う。
て、図面を参照しながら詳細に説明する。 (実施の形態１)図１は、実施の形態１における半導体集
積回路のレイアウトコンパクション工程の流れを示す図
である。まず、ステップ101で、トランジスタの集合部
分を自動で抽出しグループ化を行う。
【００１２】計算機処理により半導体素子を自動配置し
た機能ブロック、またはその機能ブロックの半導体素子
の配置位置をマニュアルで修正した、図２に示したよう
な入力レイアウトに対し、トランジスタの集合部分を抽
出し、図３のトランジスタグループ枠４として示してい
る。また、それをグループ化した結果を図４に示す。
た機能ブロック、またはその機能ブロックの半導体素子
の配置位置をマニュアルで修正した、図２に示したよう
な入力レイアウトに対し、トランジスタの集合部分を抽
出し、図３のトランジスタグループ枠４として示してい
る。また、それをグループ化した結果を図４に示す。
【００１３】次に、ステップ102として、抽出したトラ
ンジスタグループ内部のコンパクションを行う。この際
に、まずトランジスタグループ内部のトランジスタ配置
から、トランジスタ素子の横の並び(トランジスタ行)６
a〜６eを抽出する。このトランジスタ行毎に、配置ｙ座
標を揃え、横方向のルール違反がなくなるように、トラ
ンジスタの配置位置の修正を行う。このように修正した
トランジスタ行の内部を固定して、トランジスタ行間を
縦方向にコンパクションする。これらの処理を実施した
結果を図５に示す。
ンジスタグループ内部のコンパクションを行う。この際
に、まずトランジスタグループ内部のトランジスタ配置
から、トランジスタ素子の横の並び(トランジスタ行)６
a〜６eを抽出する。このトランジスタ行毎に、配置ｙ座
標を揃え、横方向のルール違反がなくなるように、トラ
ンジスタの配置位置の修正を行う。このように修正した
トランジスタ行の内部を固定して、トランジスタ行間を
縦方向にコンパクションする。これらの処理を実施した
結果を図５に示す。
【００１４】さらに横方向にコンパクションを行う。こ
の際、トランジスタ行内で連続して配置されているトラ
ンジスタは相対位置を変えずに移動させる。また図６に
示したように、半導体素子間の接続情報９を考慮し、同
一電位で隣接する素子端子は、なるべく直線で結べるよ
うな位置に配置する。これらの処理を実施した結果を図
７に示す。
の際、トランジスタ行内で連続して配置されているトラ
ンジスタは相対位置を変えずに移動させる。また図６に
示したように、半導体素子間の接続情報９を考慮し、同
一電位で隣接する素子端子は、なるべく直線で結べるよ
うな位置に配置する。これらの処理を実施した結果を図
７に示す。
【００１５】最後に、ステップ103として、前記工程で
コンパクションしたトランジスタグループ内部の形状
(図８)を崩さずに、トランジスタグループとその他の半
導体素子間のコンパクションを行う。この際、まずトラ
ンジスタグループ内部の形状は変更しないので、計算機
処理の速度向上のため、不要なデータを削除する。トラ
ンジスタグループの外形データ７(図９)と、その他の半
導体素子と接続のある素子端子データ８a〜８f(図９)の
みを作成する。
コンパクションしたトランジスタグループ内部の形状
(図８)を崩さずに、トランジスタグループとその他の半
導体素子間のコンパクションを行う。この際、まずトラ
ンジスタグループ内部の形状は変更しないので、計算機
処理の速度向上のため、不要なデータを削除する。トラ
ンジスタグループの外形データ７(図９)と、その他の半
導体素子と接続のある素子端子データ８a〜８f(図９)の
みを作成する。
【００１６】このように作成したトランジスタグループ
データとその他の半導体素子間のコンパクションを、図
10に示したように実施する。この際、既にトランジスタ
グループのコンパクションで述べたように、半導体素子
間の接続情報９を考慮し、同一電位で隣接する素子端子
は、なるべく直線で結べるような位置に配置する。これ
らの処理を実行した結果を図11に示す。
データとその他の半導体素子間のコンパクションを、図
10に示したように実施する。この際、既にトランジスタ
グループのコンパクションで述べたように、半導体素子
間の接続情報９を考慮し、同一電位で隣接する素子端子
は、なるべく直線で結べるような位置に配置する。これ
らの処理を実行した結果を図11に示す。
【００１７】(実施の形態２)図12〜15は、実施の形態２
におけるトランジスタグループ内部のコンパクションを
示したものである。実施の形態１におけるトランジスタ
グループの内部には、トランジスタ素子のみが含まれて
いたが、実施の形態２では、その他の半導体素子(ここ
では抵抗)がグループ内部、あるいはグループ枠上に配
置されているような場合である。
におけるトランジスタグループ内部のコンパクションを
示したものである。実施の形態１におけるトランジスタ
グループの内部には、トランジスタ素子のみが含まれて
いたが、実施の形態２では、その他の半導体素子(ここ
では抵抗)がグループ内部、あるいはグループ枠上に配
置されているような場合である。
【００１８】図12は入力レイアウトで、３bはトランジ
スタグループ内に完全に含まれる抵抗、３aはトランジ
スタ枠上に存在する抵抗である。トランジスタ行を抽出
するまでは、実施の形態１と同様である。図12の例のよ
うに、トランジスタグループ枠下辺上にその他の半導体
素子が存在する場合は、最も下方に配置されているトラ
ンジスタ行内の素子の配置変更をする際に、抵抗３aも
一緒に考慮して、横方向のルール違反がなくなるように
変更する。このように変更した結果を図13に示す。トラ
ンジスタグループ枠上辺に存在する場合は、最も上方に
配置されているトランジスタ行について上記処理を行
う。
スタグループ内に完全に含まれる抵抗、３aはトランジ
スタ枠上に存在する抵抗である。トランジスタ行を抽出
するまでは、実施の形態１と同様である。図12の例のよ
うに、トランジスタグループ枠下辺上にその他の半導体
素子が存在する場合は、最も下方に配置されているトラ
ンジスタ行内の素子の配置変更をする際に、抵抗３aも
一緒に考慮して、横方向のルール違反がなくなるように
変更する。このように変更した結果を図13に示す。トラ
ンジスタグループ枠上辺に存在する場合は、最も上方に
配置されているトランジスタ行について上記処理を行
う。
【００１９】次のトランジスタ行以降は、実施の形態１
と同様である。２行目のトランジスタ行の配置変更が終
った結果を図14に示す。全てのトランジスタ行に配置変
更が終了したら、トランジスタ行内は固定して、トラン
ジスタ行とトランジスタグループ内に完全に含まれる抵
抗３b間のコンパクションを実行する。この処理の結果
を図15に示す。
と同様である。２行目のトランジスタ行の配置変更が終
った結果を図14に示す。全てのトランジスタ行に配置変
更が終了したら、トランジスタ行内は固定して、トラン
ジスタ行とトランジスタグループ内に完全に含まれる抵
抗３b間のコンパクションを実行する。この処理の結果
を図15に示す。
【００２０】
【発明の効果】以上のように本発明は、レイアウトから
トランジスタの集合部分を抽出しグループ化する工程
と、抽出したトランジスタグループ内部のコンパクショ
ンを行う工程と、コンパクションしたトランジスタグル
ープ内部の形状を崩さずに、トランジスタグループとそ
の他の半導体素子間のコンパクションを行う工程とを備
え、入力レイアウトの半導体素子間の配置形状、特にト
ランジスタ素子間の隣接関係を保持したまま機能ブロッ
クの空きスペースを有効に削除することができ、または
半導体素子間のデザインルール違反を回避することがで
きる。また、上記作業を行いながら、半導体素子間の接
続関係を考慮した配置が可能となるため、次の工程であ
る配線処理で、配線本数の削減を図ることができるな
ど、優れた半導体集積回路のレイアウトコンパクション
を行うことができるという効果を奏する。
トランジスタの集合部分を抽出しグループ化する工程
と、抽出したトランジスタグループ内部のコンパクショ
ンを行う工程と、コンパクションしたトランジスタグル
ープ内部の形状を崩さずに、トランジスタグループとそ
の他の半導体素子間のコンパクションを行う工程とを備
え、入力レイアウトの半導体素子間の配置形状、特にト
ランジスタ素子間の隣接関係を保持したまま機能ブロッ
クの空きスペースを有効に削除することができ、または
半導体素子間のデザインルール違反を回避することがで
きる。また、上記作業を行いながら、半導体素子間の接
続関係を考慮した配置が可能となるため、次の工程であ
る配線処理で、配線本数の削減を図ることができるな
ど、優れた半導体集積回路のレイアウトコンパクション
を行うことができるという効果を奏する。
【図１】本発明の実施形態１における半導体集積回路の
レイアウトコンパクション工程の流れを示すフローチャ
ートである。
レイアウトコンパクション工程の流れを示すフローチャ
ートである。
【図２】本発明の実施形態１における入力レイアウト図
である。
である。
【図３】図１のステップ101のトランジスタの集合部分
の抽出を示す図である。
の抽出を示す図である。
【図４】ステップ102のトランジスタ行の抽出を示す図
である。
である。
【図５】ステップ102のトランジスタグループ内の縦方
向コンパクション結果を示す図である。
向コンパクション結果を示す図である。
【図６】ステップ102のトランジスタグループ内半導体
素子接続情報を示す図である。
素子接続情報を示す図である。
【図７】ステップ102のトランジスタグループ内コンパ
クション結果を示す図である。
クション結果を示す図である。
【図８】ステップ103のトランジスタグループ内の素子
の配置を示す図である。
の配置を示す図である。
【図９】ステップ103のトランジスタグループの外形デ
ータと接続端子データの作成結果を示す図である。
ータと接続端子データの作成結果を示す図である。
【図１０】ステップ103のトランジスタグループとその
他の半導体素子の入力レイアウトを示す図である。
他の半導体素子の入力レイアウトを示す図である。
【図１１】ステップ103のトランジスタグループとその
他の半導体素子のコンパクション結果を示す図である。
他の半導体素子のコンパクション結果を示す図である。
【図１２】本発明の実施形態２におけるトランジスタグ
ループにその他の半導体素子が含まれる場合の入力レイ
アウト図である。
ループにその他の半導体素子が含まれる場合の入力レイ
アウト図である。
【図１３】実施形態２のトランジスタ行の１行目のコン
パクション実施結果を示す図である。
パクション実施結果を示す図である。
【図１４】実施形態２のトランジスタ行の１，２行目の
コンパクション実施結果を示す図である。
コンパクション実施結果を示す図である。
【図１５】実施形態２の全体のコンパクション結果を示
す図である。
す図である。
【図１６】従来の半導体集積回路のレイアウトコンパク
ション方法におけるコンパクション結果を示す図であ
る。
ション方法におけるコンパクション結果を示す図であ
る。
【図１７】アナログＬＳＩモジュールの構造図である。
１…機能ブロック枠、 ２…トランジスタ素子、 ３…
抵抗素子、 ４…トランジスタグループ枠、 ５…半導
体素子配置制約、 ６a〜６e…トランジスタ行、７…ト
ランジスタグループ外形データ、 ８a〜８f…トランジ
スタグループ端子データ、 ９…半導体素子間の接続情
報。
抵抗素子、 ４…トランジスタグループ枠、 ５…半導
体素子配置制約、 ６a〜６e…トランジスタ行、７…ト
ランジスタグループ外形データ、 ８a〜８f…トランジ
スタグループ端子データ、 ９…半導体素子間の接続情
報。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−268233（ＪＰ，Ａ) 特開 平６−216245（ＪＰ，Ａ) 特開 平３−214648（ＪＰ，Ａ) 特開 昭63−181349（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 G06F 17/50 H01L 21/822 H01L 27/04
Claims (2)
- 【請求項１】 半導体基板上にレイアウトされた複数種
の半導体素子間の空きスペースを最小にする半導体集積
回路装置のレイアウトコンパクション方法において、前
記レイアウトからトランジスタの集合部分を抽出してグ
ループ化する工程と、回路図に記述され若しくは回路図
から自動抽出された半導体素子間の配置制約を保持した
状態で、抽出したトランジスタグループ内部のコンパク
ションを行う工程と、コンパクションを行ったトランジ
スタグループ内部の配置形状を崩さずに、トランジスタ
グループとその他の半導体素子間のコンパクションを行
う工程とを備えたことを特徴とする半導体集積回路のレ
イアウトコンパクション方法。 - 【請求項２】 半導体基板上にレイアウトされた複数種
の半導体素子間の空きスペースを最小にする半導体集積
回路装置のレイアウトコンパクション方法において、前
記レイアウトからトランジスタと他の半導体素子の集合
部分を抽出してグループ化する工程と、回路図に記述さ
れ若しくは回路図から自動抽出された半導体素子間の配
置制約を保持した状態で、抽出した前記トランジスタと
前記他の半導体素子のグループ内部のコンパクションを
行う工程と、コンパクションを行った前記トランジスタ
と前記他の半導体素子のグループ内部の配置形状を崩さ
ずに、前記トランジスタと前記他の半導体素子のグルー
プとその他の半導体素子間のコンパクションを行う工程
とを備えたことを特徴とする半導体集積回路のレイアウ
トコンパクション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05053997A JP3337614B2 (ja) | 1997-03-05 | 1997-03-05 | 半導体集積回路のレイアウトコンパクション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05053997A JP3337614B2 (ja) | 1997-03-05 | 1997-03-05 | 半導体集積回路のレイアウトコンパクション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10247687A JPH10247687A (ja) | 1998-09-14 |
| JP3337614B2 true JP3337614B2 (ja) | 2002-10-21 |
Family
ID=12861824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05053997A Expired - Fee Related JP3337614B2 (ja) | 1997-03-05 | 1997-03-05 | 半導体集積回路のレイアウトコンパクション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3337614B2 (ja) |
-
1997
- 1997-03-05 JP JP05053997A patent/JP3337614B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10247687A (ja) | 1998-09-14 |
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