JP3120875B2 - 半導体集積回路のレイアウト方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電算機を利用して設
計を行う半導体集積回路のレイアウト方法に関するもの
である。

【０００２】

【従来の技術】近年、半導体集積回路は、大規模化の一
途をたどり電算機による自動設計の要求が高まってい
る。しかし、バイポーラ半導体集積回路においてレイア
ウト設計は、トランジスタ，抵抗，容量などの形の異な
る素子をレイアウトしなければならず、電算機による自
動化を困難にしていた。

【０００３】以下に従来のマスクレイアウト自動設計に
ついて説明する。図９は従来のマスクレイアウト自動設
計の対象となる一回路図、図１０は従来の方法で作成し
た図９に対応するテンプレート図、図１１は図１０に従
って実際のマスク上に素子を配置したマスクレイアウト
図である。図９において、６７，６８，６９，７０，７
１，７７，８２，８４，８５は抵抗、７２，７３，７
４，７５，７６，７８，７９，８０，８１，８３，８６
はトランジスタ、８７は正電源に接続されている素子グ
ループ、８８は正電源，負電源のどちらにも接続されて
いない素子グループ、８９は負電源に接続されている素
子グループである。なお図中、符号を丸で囲んでいる抵
抗７７，８２は非常に面積の大きい素子であり、抵抗８
４，８５は非常に面積の小さい素子である。ここで、抵
抗７７，８２，８４，８５以外の抵抗６７，６８，６
９，７０，７１は、それぞれ面積が所定の範囲内である
素子であり、これを通常の素子と言うと、この通常の素
子より面積が大きい素子を非常に面積の大きい素子と言
い、通常の素子より面積が小さい素子を非常に面積の小
さい素子と言う。図１０において、９０，９１は面積の
非常に大きい素子用の抵抗プレート、９２，９４，９６
は正電源側抵抗プレート、９３，９５，９７は負電源側
トランジスタプレート、９８はテンプレートである。図
１１において、図９と対応するものには同一符号を付
し、９９はブロック枠である。

【０００４】従来の方法は、まず、面積の非常に大きな
素子を検索する。抵抗７７の面積が非常に大きいので、
抵抗７７を配置するための抵抗プレート９０が決定す
る。次に、抵抗８２に対しても同様に抵抗プレート９１
を決定する。次に、抵抗プレート９０と９１の前後のプ
レートを決定する。抵抗７７より左側にある素子、すな
わち抵抗６７，トランジスタ７２，８３について素子の
面積を考慮して、抵抗プレート９２，トランジスタプレ
ート９３が決定する。次に、抵抗プレート９０と９１の
間の抵抗プレート９４，トランジスタプレート９５も同
様に決定するが、抵抗８４，８５が面積的に非常に小さ
いために、この素子に関してはプレートを生成するに至
らず、抵抗８４，８５は抵抗プレート９１に配置が決定
する。次に、抵抗プレート９１の右側の抵抗プレート９
６，トランジスタプレート９７も抵抗プレート９２，ト
ランジスタプレート９３と同様に決定し、その結果テン
プレート９８が生成される。次に、このテンプレート９
８に従って、実際のマスク上に素子を配置する。その結
果、図１１のマスクレイアウト図が生成される。

【０００５】

【発明が解決しようとする課題】しかしながら従来のマ
スクレイアウト方法では、面積が非常に大きい素子が存
在する場合、その素子用のプレートの配置の決定によ
り、横方向のネットの切断が生じて、接続関係より、電
気的特性上近くに配置したい素子を分離させてしまうこ
とがある。また、他の周辺素子と比較して面積が非常に
小さい素子は面積的に無視されることが多く、プレート
の生成がされないので、近くに配置したい素子から離れ
て配置されてしまう。これらの現象は特性上は良くな
く、しかも、後の処理工程である配線工程において、配
線長を長くしてしまい未配線の原因のひとつとなってい
た。

【０００６】この発明の目的は、上述した問題を解決
し、テンプレート内のプレートの配置を最適化して未配
線を少なくすることができる半導体集積回路のレイアウ
ト方法を提供することである。

【０００７】

【課題を解決するための手段】この目的を達成するため
に請求項１記載の半導体集積回路のレイアウト方法は、
回路図の情報から面積の大きな素子を検索し、その素子
用の第１種類のプレートを横長のテンプレートを縦方向
に分割するように生成する第１の処理と、次に、前記第
１種類のプレートを横切るネット数が少なくなるような
前記テンプレート内の位置に前記第１種類のプレートを
配置する第２の処理と、次に、前記第１種類のプレート
同士の間に空いたスペース内に配置される複数の素子を
種類別にグループ分けし、グループ別の面積が大きくな
るグループを選択して、前記スペースを選択したグルー
プ用の第２種類のプレートとする第３の処理と、次に、
前記スペース内に配置される複数の素子のうち電源用配
線に接続された素子を検索し、その素子を配置するため
の第３種類のプレートを前記スペース内の前記電源用配
線の側に配置して、前記スペースの残り部分を前記第２
種類のプレートとする第４の処理とを含んでいる。

【０００８】

【０００９】

【作用】この発明の構成によれば、面積の大きな素子用
の第１種類のプレートを生成した後、空いたスペースに
配置される素子の種類別に面積を求めて、面積が大きい
方の種類の素子用として第２種類のプレートを生成す
る。それから、電源用配線に接続された素子を検索し
て、空きスペースの電源用配線側に第３種類のプレート
を配置する処理が行われるため、テンプレート内の各プ
レートが接続関係や配線長を考慮した最適な位置に配置
される。その結果、その後に行われるテンプレートを用
いた配線工程において、素子と電源とを接続する配線
や、素子間を接続する配線が短くなり、未配線を少なく
することができる。

【００１０】

【実施例】以下、この発明による半導体集積回路のレイ
アウト方法を説明する。 〔第１の実施例〕この発明の第１の実施例について、図
１，図２，図３および図９を参照しながら説明する。

【００１１】この実施例は、従来例で用いた図９に示す
回路図を用いて行う。図１はこの発明の半導体集積回路
のレイアウト方法により得られた図９の回路図に対応す
るテンプレートを示す。図２は図１のテンプレートの作
成過程における図である。図１，図２において、共通な
プレートには同一符号を付している。１はテンプレー
ト、２，３，４，６は抵抗プレートであり、抵抗プレー
ト４は正電源側抵抗プレート、抵抗プレート６は負電源
側抵抗プレート、抵抗プレート２，３は非常に面積の大
きい抵抗用のプレートである。５はトランジスタプレー
ト、７はテンプレート１の生成過程におけるテンプレー
トである。図３は図１のテンプレート１に従って実際の
マスク上に素子を配置したマスクレイアウト図であり、
図９と対応するものには同一符号を付し、８はブロック
枠である。

【００１２】以下、この実施例の半導体集積回路のレイ
アウト方法を具体的に説明する。まず、図９の回路図に
おいて面積の非常に大きな素子の検索をする。検索によ
り抵抗７７が抽出され、この抵抗７７を配置するための
抵抗プレートの生成が決定される。次に、この抵抗プレ
ートの配置位置を決定する。各素子の接続関係、配線長
を考慮して、この抵抗プレートの配置により切断される
横方向のネット数が最も少ない場所を抵抗プレートの配
置位置と決定する。すなわち図９においては、左端が横
方向のネット数が少なく、配線長も短くて良いので抵抗
プレート２の配置がブロックの左端に決定される。次
に、抵抗８２が抽出され、この抵抗８２についても同様
の処理が行われ、抵抗プレート３の配置がブロックの右
端に決定される。

【００１３】次に、この決定した２つの抵抗プレート
２、３の間のプレートを決定する。正電源に接続してい
る素子は抵抗６７，６８，６９，７０，７１のみなの
で、正電源側のプレートは抵抗プレート４に決定する。
負電源に接続している素子はトランジスタ７８，８１，
８３，８６と抵抗８４，８５であるのでこの２種類の素
子の面積を比較するとトランジスタの方が大きいので、
負電源側のプレートはトランジスタプレート５に決定す
る。抵抗８４，８５は従来例と同様に抵抗プレート３に
配置する。残りの電源に接続していない素子はトランジ
スタ７２，７３，７４，７５，７６，７９，８０なの
で、トランジスタプレート５が既に存在しているので、
トランジスタプレート５に配置が決定する。ここまでの
作成過程を示した図が図２であり、テンプレート７が生
成される。

【００１４】さらに、電源に接続している素子をチェッ
クすると、正電源側は抵抗６７，６８，６９，７０，７
１のみであり、抵抗プレートが配置されているので問題
はない。しかし、負電源側はトランジスタ７８，８１，
８３，８６と抵抗８４，８５であるが、負電源側のプレ
ートはトランジスタプレート５が配置されて抵抗プレー
トが存在しないのでトランジスタプレート５の下に、抵
抗８４，８５を配置するための抵抗プレート６を生成す
る。結果として、図１のテンプレート１が生成される。

【００１５】最後に、このテンプレート１に従って、実
際のマスク上に素子を配置する。その結果、図３のマス
クレイアウト図が生成される。以上のように、この実施
例によれば、回路図上での各素子の面積，素子の接続関
係，配線長に基づいてプレートを配置したことにより、
テンプレート７を容易に、かつ合理的に決定することが
できる。また、素子と電源との接続関係および各素子間
の接続関係に基づきテンプレートの変更，再配置をした
ことにより、テンプレート１のように各プレートをより
合理的な配置にすることができ、配線工程における未配
線を大きく減少させ、電算機によるマスクレイアウトの
自動設計が容易なものになる。

【００１６】〔第２の実施例〕 この発明の第２の実施例について、図４，図５，図６，
図７および図８を参照しながら説明する。この実施例
は、図７に示す回路図を用いて行う。図７はこの発明の
第２の実施例におけるマスクレイアウト自動設計の対象
となる一回路図である。図７において、２４，２５，２
６，２７，３１，３６，４１，４２，４６，４７，５
６，５７，５８，５９，６０，６１，６２は抵抗、２
８，２９，３０，３２，３３，３４，３５，３７，３
８，３９，４０，４４，４５，４９，５０，５１，５
２，５３，５４，５５はトランジスタ、４３，４８は容
量である。６３は正電源に接続されている素子グルー
プ、６４は正電源，負電源のどちらにも接続されていな
い素子グループ、６５は負電源に接続されている素子グ
ループである。なお図中、符号を丸で囲んである抵抗３
１，３６，４１，４２，４６，４７および容量４３，４
８は非常に面積の大きい素子である。ここで、非常に面
積の大きい素子というのは、図９の場合と同様、面積が
所定の範囲内である通常の素子より面積が大きい素子の
ことである。

【００１７】図４，図５はこの実施例におけるテンプレ
ート作成過程における図である。図６はこの発明の半導
体集積回路のレイアウト方法により得られる図７の回路
図に対応するテンプレートを示す。図４，図５，図６に
おいて、共通なプレートには同一符号を付している。
９，１０，１２，１３，１６，１８，１９，２０は抵抗
プレートであり、抵抗プレート９，１０，１２，１３は
面積の非常に大きい抵抗用のプレート、抵抗プレート１
９，２０は正電源側抵抗プレート、抵抗プレート１６，
１８は負電源側抵抗プレートである。１１，１４は面積
の非常に大きい容量用の容量プレート、１５，１７はト
ランジスタプレート、２１，２２は最終的なテンプレー
ト２３の生成過程におけるテンプレートである。図８は
図６のテンプレートに従って実際のマスク上に素子を配
置したマスクレイアウト図であり、図７と対応するもの
には同一符号を付し、６６はブロック枠である。

【００１８】以下、この実施例の半導体集積回路のレイ
アウト方法を具体的に鋭明する。まず、図７の回路図に
おいて面積の非常に大きな素子を検索する。検索により
抵抗４１を抽出して、抵抗４１を配置するための抵抗プ
レートを生成することを決定する。次に、この抵抗プレ
ートの配置位置を決定するが、決定の仕方は次のように
行う。抵抗プレートを配置することにより、その抵抗プ
レートを横切るネット数が最も少ない場所を抵抗プレー
トの配置位置として決定する。すなわち図７において
は、左端が横方向のネット数が少ないので抵抗プレート
９の配置位置がテンプレートの左端に決定される。次
に、抵抗４２を抽出し、この抵抗４２についても同様の
処理を行うが、既に抵抗プレート９が配置されているの
で、抵抗４２は抵抗プレート９に配置される。次に、抵
抗３１を抽出してそれ用の抵抗プレート１０を処理する
が、トランジスタ３２，５１および抵抗５８による縦方
向のネットが存在する場合は、その右側に抵抗プレート
１０の配置を決定する。同様に容量４３を抽出して容量
プレート１１の配置を決定し、抵抗４６、４７を抽出し
て抵抗プレート１２の配置を決定し、抵抗３６を抽出し
て抵抗プレート１３の配置を決定し、容量４８を抽出し
て容量プレート１４の配置を決定する。ここまでの作成
過程を示した図が図４であり、テンプレート２１が生成
される。

【００１９】次に、ここまでに決定したプレートの間の
プレートを決定する。まず、抵抗プレート９，１０の間
のプレートを決定する。正電源に接続している素子は抵
抗２４，２５とトランジスタ３０，３２なので、この２
種類の素子の面積を比較するとトランジスタの方が大き
いので、正電源側のプレートはトランジスタプレート１
５に決定する。負電源側に接続している素子は抵抗５
６，５７，５８なので、負電源側のプレートは抵抗プレ
ート１６に決定する。抵抗２４，２５は第１の実施例の
抵抗８４，８５と同様の処理で、抵抗プレート９に配置
する。残りの電源に接続していない素子はトランジスタ
２８，２９，３９，４０，４９，５０，５１であり、こ
れらの素子の配置はトランジスタプレート１５が既に存
在しているので、トランジスタプレート１５に配置が決
定する。次に、抵抗プレート１２，１３の間も同様にト
ランジスタプレート１７と抵抗プレート１８が決定され
る。ここまでの作成過程を示した図が図５で、テンプレ
ート２２が生成される。

【００２０】さらに、電源に接続している素子を調べ
る。まず、抵抗プレート９，１０間の素子を調べる。正
電源側に接続している素子はトランジスタ３０，３２、
抵抗２４，２５であるがプレートはトランジスタプレー
ト１５が配置され抵抗プレートが存在しないので、トラ
ンジスタプレート１５の上に抵抗２４，２５を配置する
ための抵抗プレート１９の生成を決定する。同様に、抵
抗プレート１２，１３の間の素子を調べて抵抗２６，２
７を配置するための抵抗プレート２０の生成を決定す
る。結果として、図６のテンプレート２３が生成され
る。

【００２１】最後に、このテンプレート２３に従って、
実際のマスク上に素子を配置する。その結果、図８のマ
スクレイアウト図が生成される。この実施例において
も、第１の実施例同様、非常に合理的にマスクレイアウ
トを行うことができ、また、配線工程における未配線を
減少させ、自動設計後の未配線処理の削減を実現するこ
とができる。

【００２２】

【発明の効果】この発明の半導体集積回路のレイアウト
方法は、面積の大きな素子用の第１種類のプレートを生
成した後、空いたスペースに配置される素子の種類別に
面積を求めて、面積が大きい方の種類の素子用として第
２種類のプレートを生成する。その後、電源用配線に接
続された素子を検索して、空きスペースの電源用配線側
に第３種類のプレートを配置する処理が行われるため、
テンプレート内の各プレートを接続関係や配線長を考慮
した最適な位置に配置することができる。その後に行わ
れる配線工程において未配線を大きく減少させ、優れた
特性が得られるマスクレイアウトを自動設計することが
できる。

【図面の簡単な説明】

【図１】この発明の第１の実施例により得られる図９の
回路図に対応するテンプレートを示した図である。

【図２】図１のテンプレートの作成過程における図であ
る。

【図３】この発明の第１の実施例により作成した図９の
回路図に対応するマスクレイアウト図である。

【図４】この発明の第２の実施例により得られる図７の
回路図に対応するテンプレートの作成過程における図で
ある。

【図５】この発明の第２の実施例により得られる図７の
回路図に対応するテンプレートの作成過程における図で
ある。

【図６】この発明の第２の実施例により得られる図７の
回路図に対応するテンプレートを示した図である。

【図７】この発明の第２の実施例の対象となる一回路図
である。

【図８】この発明の第２の実施例により作成した図７の
回路図に対応するマスクレイアウト図である。

【図９】この発明の第１の実施例および従来例の対象と
なる一回路図である。

【図１０】従来の半導体集積回路のレイアウト方法によ
り得られる図９の回路図に対応するテンプレートを示し
た図である。

【図１１】従来の半導体集積回路のレイアウト方法で作
成した図９の回路図に対応するマスクレイアウト図であ
る。

【符号の説明】

１ テンプレート ２ 面積の非常に大きい素子用の抵抗プレート ３ 面積の非常に大きい素子用の抵抗プレート ４ 正電源側抵抗プレート ５ トランジスタプレート ６ 負電源側抵抗プレート ９ 面積の非常に大きい素子用の抵抗プレート １０ 面積の非常に大きい素子用の抵抗プレート １１ 面積の非常に大きい素子用の容量プレート １２ 面積の非常に大きい素子用の抵抗プレート １３ 面積の非常に大きい素子用の抵抗プレート １４ 面積の非常に大きい素子用の容量プレート １５ トランジスタプレート １６ 負電源側抵抗プレート １７ トランジスタプレート １８ 負電源側抵抗プレート １９ 正電源側抵抗プレート ２０ 正電源側抵抗プレート ２３ テンプレート ３１ 非常に面積の大きい抵抗 ３６ 非常に面積の大きい抵抗 ４１ 非常に面積の大きい抵抗 ４２ 非常に面積の大きい抵抗 ４３ 非常に面積の大きい容量 ４６ 非常に面積の大きい抵抗 ４７ 非常に面積の大きい抵抗 ４８ 非常に面積の大きい容量 ６３ 正電源に接続している素子グループ ６４ 正電源，負電源のどちらにも接続していない素
子グループ ６５ 負電源に接続している素子グループ ７７ 非常に面積の大きい抵抗 ８２ 非常に面積の大きい抵抗 ８７ 正電源に接続している素子グループ ８８ 正電源，負電源のどちらにも接続していない素
子グループ ８９ 負電源に接続している素子グループ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 27/118

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 回路図の情報から面積の大きな素子を検
   索し、その素子用の第１種類のプレートを横長のテンプ
   レートを縦方向に分割するように生成する第１の処理
   と、 次に、前記第１種類のプレートを横切るネット数が少な
   くなるような前記テンプレート内の位置に前記第１種類
   のプレートを配置する第２の処理と、 次に、前記第１種類のプレート同士の間に空いたスペー
   ス内に配置される複数の素子を種類別にグループ分け
   し、グループ別の面積が大きくなるグループを選択し
   て、前記スペースを選択したグループ用の第２種類のプ
   レートとする第３の処理と、 次に、前記スペース内に配置される複数の素子のうち電
   源用配線に接続された素子を検索し、その素子を配置す
   るための第３種類のプレートを前記スペース内の前記電
   源用配線の側に配置して、前記スペースの残り部分を前
   記第２種類のプレートとする第４の処理とを含む半導体
   集積回路のレイアウト方法。