JPH03254151A - 半導体集積回路のマスクレイアウト方法 - Google Patents
半導体集積回路のマスクレイアウト方法Info
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- JPH03254151A JPH03254151A JP5248890A JP5248890A JPH03254151A JP H03254151 A JPH03254151 A JP H03254151A JP 5248890 A JP5248890 A JP 5248890A JP 5248890 A JP5248890 A JP 5248890A JP H03254151 A JPH03254151 A JP H03254151A
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Links
- 238000000034 method Methods 0.000 title claims description 10
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 claims description 15
- 238000004364 calculation method Methods 0.000 abstract description 4
- 239000003990 capacitor Substances 0.000 description 3
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- 238000009792 diffusion process Methods 0.000 description 1
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- 230000000873 masking effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、特に、バイポーラ回路の半導体集積回路装置
において、コンピュータを利用してマスクレイアウト設
計を行う半導体集積回路のマスクレイアウト方法に関す
る。
において、コンピュータを利用してマスクレイアウト設
計を行う半導体集積回路のマスクレイアウト方法に関す
る。
従来の技術
近年、半導体集積回路は、大規模化の一途をたどり、コ
ンピュータによる自動設計の要求が高まっている。以下
に従来のマスクレイアウトの自動設計について説明する
。
ンピュータによる自動設計の要求が高まっている。以下
に従来のマスクレイアウトの自動設計について説明する
。
第２図は回路図である。第２図において、１゜２、１０
．１３．１４は抵抗、５は容量、３． ４． ７゜８、
９．１１．１２はトランジスタ、６は正電源、１５は
負電源を示している。第３図は第２図の回路図に対応す
る従来の方法で作成したマスクレイアウト図である。第
３図において、１６，１７．２Ｂ、 ２７゜２８は抵抗
、１８は容量、１９．２０．２１．２２．２３．２４゜
２５はトランジスタである。従来の方法では、第２図に
示すような回路図中の各素子の相対位置関係をコンピュ
ータによって抽出し、あらかじめ用意されたセルを用い
て、第３図に示すようなマスクレイアウト上に再現して
いた。
．１３．１４は抵抗、５は容量、３． ４． ７゜８、
９．１１．１２はトランジスタ、６は正電源、１５は
負電源を示している。第３図は第２図の回路図に対応す
る従来の方法で作成したマスクレイアウト図である。第
３図において、１６，１７．２Ｂ、 ２７゜２８は抵抗
、１８は容量、１９．２０．２１．２２．２３．２４゜
２５はトランジスタである。従来の方法では、第２図に
示すような回路図中の各素子の相対位置関係をコンピュ
ータによって抽出し、あらかじめ用意されたセルを用い
て、第３図に示すようなマスクレイアウト上に再現して
いた。
発明が解決しようとする課題
しかしながら、上記従来のマスクレイアウト方法による
と、各素子間のすき間（デッドスペース）が多くなる傾
向があった。特に、バイポーラ半導体集積回路では、素
子間同士に素子間の分離拡散層を必要とし、これがデッ
ドスペースを一層大なるものとし、ひいてはチップサイ
ズを大きくしてしまうという問題点を有していた。
と、各素子間のすき間（デッドスペース）が多くなる傾
向があった。特に、バイポーラ半導体集積回路では、素
子間同士に素子間の分離拡散層を必要とし、これがデッ
ドスペースを一層大なるものとし、ひいてはチップサイ
ズを大きくしてしまうという問題点を有していた。
そこで本発明は、上記従来の課題を解決するもので、コ
ンピュータによるマスクレイアウトの自動設計を行う際
に、マスクレイアウト上の素子の最適配置および最適形
状構成を行い得るマスクレイアウト方法を提供すること
を目的とする。
ンピュータによるマスクレイアウトの自動設計を行う際
に、マスクレイアウト上の素子の最適配置および最適形
状構成を行い得るマスクレイアウト方法を提供すること
を目的とする。
課題を解決するための手段
上記課題を解決するため、本発明の半導体集積回路のマ
スクレイアウト方法は、回路図上の各素子の接続関係に
基づいて、上記各素子を配置する初期のマスクレイアウ
トを行なう処理工程と、上記初期のマスクレイアウト上
でデッドスペースを検出する処理工程と、上記デッドス
ペースの原因となる素子を検出する処理工程と、上記デ
ッドスペースに形状変更可能な素子を移動させ、または
移動後その形状をデッドスペースに合わせる処理工程と
を備えたマスクレイアウト方法である。
スクレイアウト方法は、回路図上の各素子の接続関係に
基づいて、上記各素子を配置する初期のマスクレイアウ
トを行なう処理工程と、上記初期のマスクレイアウト上
でデッドスペースを検出する処理工程と、上記デッドス
ペースの原因となる素子を検出する処理工程と、上記デ
ッドスペースに形状変更可能な素子を移動させ、または
移動後その形状をデッドスペースに合わせる処理工程と
を備えたマスクレイアウト方法である。
作用
上記のマスクレイアウト方法によると、最適な素子の形
状および配置位置を決定することができ、したがってチ
ップ面積を最小にすることかできる。
状および配置位置を決定することができ、したがってチ
ップ面積を最小にすることかできる。
なお、このマスクレイアウト方法は、バイポーラ回路に
おいては、形状変更可能な素子（抵抗、容量）を有して
おり、非常に有効的である。
おいては、形状変更可能な素子（抵抗、容量）を有して
おり、非常に有効的である。
実施例
第１図は従来例で説明した第２図の回路図を用いた本発
明の一実施例におけるマスクレイアウト図である。第１
図において、１６．１？、 ２６．２７．２８は抵抗、
１８は容量、１９．２０．２１．２２．２３．２４．２
５はトランジスタである。なお、第３図で同一部品に対
応するものには、同一の番号を付している。
明の一実施例におけるマスクレイアウト図である。第１
図において、１６．１？、 ２６．２７．２８は抵抗、
１８は容量、１９．２０．２１．２２．２３．２４．２
５はトランジスタである。なお、第３図で同一部品に対
応するものには、同一の番号を付している。
ます、第３図の初期のマスクレイアウト図と第２図の回
路図を用いて、デッドスペースおよびデッドスペースの
原因を作っている素子を検出する。
路図を用いて、デッドスペースおよびデッドスペースの
原因を作っている素子を検出する。
あらかじめ、形状変更可能な素子の種類を抵抗および容
量として登録するとともにたとえばこれらの素子の面積
と抵抗値とを算出する計算方法も登録しておき、初期の
マスクレイアウト図に配置された各素子の配置関係を基
に、デッドスペースを検出する。次に、デッドスペース
近辺の形状変更可能な素子を上記の計算方法により得ら
れた値（たとえば抵抗値とその面積）に基づき検出する
とともに、素子の接続関係を保ったまま移動できる素子
も検出する。第３図において、２７．２８の素子が移動
可能な素子であり、２Ｇの素子が形状変更可能な素子と
して検出される。上記工程によって検出された素子をデ
ッドスペースに移動し、または移動後その形状変更を行
うことにより、第１図のようなマスクレイアウト図が得
られる。
量として登録するとともにたとえばこれらの素子の面積
と抵抗値とを算出する計算方法も登録しておき、初期の
マスクレイアウト図に配置された各素子の配置関係を基
に、デッドスペースを検出する。次に、デッドスペース
近辺の形状変更可能な素子を上記の計算方法により得ら
れた値（たとえば抵抗値とその面積）に基づき検出する
とともに、素子の接続関係を保ったまま移動できる素子
も検出する。第３図において、２７．２８の素子が移動
可能な素子であり、２Ｇの素子が形状変更可能な素子と
して検出される。上記工程によって検出された素子をデ
ッドスペースに移動し、または移動後その形状変更を行
うことにより、第１図のようなマスクレイアウト図が得
られる。
以上のように本実施例によれば、素子の移動、形状変更
を行うことにより、デッドスペースを減少させてチップ
面積を最小にすることができ、したがってコンピュータ
によるマスクレイアウトの自動設計を効率よく行うこと
ができる。
を行うことにより、デッドスペースを減少させてチップ
面積を最小にすることができ、したがってコンピュータ
によるマスクレイアウトの自動設計を効率よく行うこと
ができる。
なお、上記実施例においては、バイポーラ回路に適用し
た例を説明したが、ＭＯ３回路など半導体集積回路全般
に適用し得る。また、形状変更可能な素子を、抵抗およ
び容量としたが、他の種類の素子てもよいことは言うま
でもない。
た例を説明したが、ＭＯ３回路など半導体集積回路全般
に適用し得る。また、形状変更可能な素子を、抵抗およ
び容量としたが、他の種類の素子てもよいことは言うま
でもない。
発明の効果
以上のように本発明のマスクレイアウト方法によれば、
素子の移動、形状変更を行うことにより、チップ内部で
のデッドスペースを大きく減少させることができ、した
がって従来のコンピュータを用いた半導体集積回路の自
動化マスクに比べて、合理的な素子の配置および形状選
択かできる優れたマスクレイアウトの自動設計を実現す
ることができる。
素子の移動、形状変更を行うことにより、チップ内部で
のデッドスペースを大きく減少させることができ、した
がって従来のコンピュータを用いた半導体集積回路の自
動化マスクに比べて、合理的な素子の配置および形状選
択かできる優れたマスクレイアウトの自動設計を実現す
ることができる。
第１図は本発明の一実施例を示すマスクレイアウト図、
第２図は本発明の一実施例に対応する回路図、第３図は
従来の方法によるマスクレイアウト図である。 １６、１？、 ２６．２７．２８・・・抵抗、１８・・
・容量、＋９．２０２１、 ２２． ２３． ２４．
２５・・・トランジスタ。
第２図は本発明の一実施例に対応する回路図、第３図は
従来の方法によるマスクレイアウト図である。 １６、１？、 ２６．２７．２８・・・抵抗、１８・・
・容量、＋９．２０２１、 ２２． ２３． ２４．
２５・・・トランジスタ。
Claims (1)
- １、回路図上の各素子の接続関係に基づいて、上記各素
子を配置する初期のマスクレイアウトを行なう処理工程
と、上記初期のマスクレイアウト上でデッドスペースを
検出する処理工程と、上記デッドスペースの原因となる
素子を検出する処理工程と、上記デッドスペースに形状
変更可能な素子を移動させ、または移動後その形状をデ
ッドスペースに合わせる処理工程とを備えた半導体集積
回路のマスクレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248890A JPH03254151A (ja) | 1990-03-02 | 1990-03-02 | 半導体集積回路のマスクレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248890A JPH03254151A (ja) | 1990-03-02 | 1990-03-02 | 半導体集積回路のマスクレイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03254151A true JPH03254151A (ja) | 1991-11-13 |
Family
ID=12916101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5248890A Pending JPH03254151A (ja) | 1990-03-02 | 1990-03-02 | 半導体集積回路のマスクレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03254151A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258440A (ja) * | 1988-04-08 | 1989-10-16 | Hitachi Ltd | 半導体マスクパターンおよび自動レイアウト方法 |
-
1990
- 1990-03-02 JP JP5248890A patent/JPH03254151A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258440A (ja) * | 1988-04-08 | 1989-10-16 | Hitachi Ltd | 半導体マスクパターンおよび自動レイアウト方法 |
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