CN109543299B - Interconnect电容值SPICE建模方法 - Google Patents

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Abstract

本发明公开了一种Interconnect电容值SPICE建模方法,包括：通过Raphael仿真得到不同Width和Spacing时的Interconnect电容值，以Raphael仿真的电容值为数据点通过对其进行数学拟合得到SPICE模型。通过本发明的SPICE建模方法得到一个真正意义上的连续可仿真的高精度的SPICE模型。

Description

Interconnect电容值SPICE建模方法
技术领域
本发明涉及集成电路领域，特别是涉及一种Interconnect电容值SPICE建模方法。
背景技术
金属互连工艺(Interconnect)是指在集成电路上淀积金属薄膜，并通过光刻技术形成布线，把相互隔离的元件按一定要求互连成所需电路的工艺。SPICE是一种功能强大的通用模拟电路仿真器，自1972年推出第一版至今已有几十年的历史。该程序主要用于集成电路的电路分析程序中，Spice的网表格式变成了通常模拟电路和晶体管级电路描述的标准工业标准，主要用于IC设计中的模拟电路，数模混合电路，电源电路等电子系统的设计和仿真。SPICE模型由两部分组成：模型方程式(Model Equations)和模型参数(ModelParameters)。由于提供了模型方程式，因而可以把SPICE模型与仿真器的算法非常紧密地联接起来，可以获得更好的分析效率和分析结果。SPICE建模工程师依靠器件理论及经验，提取模型参数以供SPICE仿真程序使用。目前业界通用的SPICE模型有BSIM系列、PSP或经验模型(宏模型)等。SPICE模型的分析精度主要取决于模型参数的来源即数据的精确性，以及模型方程式的适用范围。
通常一个成熟的CMOS工艺技术平台包含MOSFET、二极管、三极管、MOM电容、MIM电容、电阻，MOS Varactor可变电容器等基本器件的SPICE建模，以及Interconnect电容值表格。后续的PDK(Process Design Kit工艺设计包)开发、IP库以及各种标准单元库乃至很多客户定制化的芯片设计开发都是基于SPICE模型库。我们提供两种结构的Interconnect电容值查询表格：导电线在一个无限地平面上(Conduction lines above an infiniteground plane)和导电线介于两个无限地平面之间(Conduction lines between twoinfinite ground planes)。在SPICE模型开发过程中，Interconnect的电容值表格通常是由Raphael(Synopsys)仿真得到的一些离散的电容值，客户只能在此表格中查询到特定条件的电容值，而无法得到其他条件的Interconnect电容值。因此开发一种Interconnect电容SPICE模型的建模方法是急需的。
发明内容
本发明要解决的技术问题是提供一种Interconnect电容值SPICE建模方法。
为解决上述技术问题本发明提供的Interconnect电容值SPICE建模方法，包括：
1)通过Raphael仿真得到不同Width和Spacing时的Interconnect电容值；
2)以Raphael仿真的电容值为数据点通过对其进行数学拟合得到SPICE模型。
进一步改进所述Interconnect电容值SPICE建模方法,实施步骤2)时，数学拟合采用以下公式：
Figure BDA0001875375450000021
Cap是模型仿真计算后得到的整体电容Ctotal,wr是Interconnect层的宽度Width，sps是Interconnect层的间距Spacing，A、AP、B、BP、C、CP、D、DP、E和F是能修改的拟合参数。
进一步修改所述的Interconnect电容值SPICE建模方法,调整参数A能平移数学拟合线。
进一步修改所述的Interconnect电容值SPICE建模方法,调整参数B、C和或D能调整所述公式存在分母小于1情况的电容值，分母小于1um情况是指sps、
Figure BDA0001875375450000022
和或
Figure BDA0001875375450000023
小于1um。
进一步修改所述的Interconnect电容值SPICE建模方法,调整参数AP、BP、CP和或DP能调整所述公式存在分母大于等于1um情况的电容值，分母大于等于1um情况是指sps、
Figure BDA0001875375450000024
和或/>
Figure BDA0001875375450000025
大于等于1um。
进一步修改所述的Interconnect电容值SPICE建模方法,调整参数E或F能调整所述公式存在分母大于等于1um情况数学拟合线趋势,分母大于等于1um情况是指sps、
Figure BDA0001875375450000026
和或/>
Figure BDA0001875375450000027
大于等于1um。
本发明提供的Interconnect电容的SPICE建模方法，将离散的Interconnect电容值查询表格进行数学拟合得到连续的Interconnect电容SPICE模型，通过调整模型参数，可以实现不同尺寸(宽/间距)和类型的Interconnect电容的精确建模，可使用仿真软件HSPICE对模型进行仿真，根据不同的输入条件得到不同的电容值。因此本发明提出的模型是一种可以适用于所有类型的Interconnect的SPICE模型。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是第一种结构的Interconnect结构示意图。
图2是第二种结构的Interconnect结构示意图。
图3是第一种结构Poly-AA(多晶硅-有源区)模型拟合结果示意图。
图4是第二种结构M1-Poly-AA(金属层1-多晶硅-有源区)模型拟合结果示意图。
图5是第一种结构调整参数A模型效果演示图。
图6是第一种结构调整参数B、C或D效果演示图。
图7是第一种结构调整参数AP、BP、CP或DP效果演示图。
图8是第一种结构调整参数E或F效果演示图。
具体实施方式
在集成电路生产过程中，通常有两种结构的Interconnect：如图1所示，第一种结构，导电线在一个无限地平面上(Conduction lines above an infinite ground plane)；
如图2所示，第二种结构，导电线介于两个无限地平面之间(Conduction linesbetween two infinite ground planes)。
其中，第一种结构如图1所示,电容定义为：Ca为导体与底面之间的面积电容；Cf为导体和底面的边缘电容；Ccoup两个导体间的耦合电容；底面电容Cbottom＝Ca+2×Cf；整体电容Ctotal＝Cbottom+2×Ccoup。
其中，第二种结构如图2所示,电容定义为：Cb_area为导体和底面之间的面积电容；
Ct_area为导体和顶面之间的面积电容；
Csd为导体与底面的边缘电容；
Csu为导体与顶面的边缘电容Ccoup为两个导体间的耦合电容；
底面电容Cbottom＝Cb_area+2×Csd；
顶面电容Ctop＝Ct_area+2×Csu；
整体电容Ctotal＝Cbottom+Ctop+2×Ccoup。
对应的传统的Interconnect的电容值表格，可以看出传统的SPICE模型中，Interconnect的电容只能通过Raphael的仿真得到特定Width和Spacing时的电容值，这些仿真结果是离散的、不连续的。如下述表1是第一种结构的Interconnect的电容值表格,如下述表2是第二种结构的Interconnect的电容值表格。
Figure BDA0001875375450000041
表1
Figure BDA0001875375450000042
表2
如若客户所需的条件不在我们所提供的表格中，那么只能查询到一个相近的结果，而不能得到精确的电容值。为了得到一个真正意义上的连续可仿真的SPICE模型，以Raphael仿真的电容值为数据点，通过对其进行数学拟合可以得到一个高精度的SPICE模型。
以第一种结构为例对本发明进行说明，第二种结构建模原理相同，不再赘述。本发明提供的Interconnect电容值SPICE建模方法第一可行实施例，包括：
1)通过Raphael仿真得到不同Width和Spacing时的Interconnect电容值；
2)以Raphael仿真的电容值为数据点通过对其进行数学拟合得到SPICE模型。
实施步骤2)时，数学拟合采用以下公式：
Figure BDA0001875375450000051
Cap是模型仿真计算后得到的整体电容Ctotal,wr是Interconnect层的宽度Width，sps是Interconnect层的间距Spacing，A、AP、B、BP、C、CP、D、DP、E和F是能修改的拟合参数。
如图5所示，通过调整参数A能平移数学拟合线。
如图6所示，通过调整参数B、C和或D能调整所述公式存在分母小于1um情况的电容值，分母小于1um情况是指sps、
Figure BDA0001875375450000052
和或/>
Figure BDA0001875375450000053
小于1um。
如图7所示，通过调整参数AP、BP、CP和或DP能调整所述公式存在分母大于等于1um情况的电容值，分母大于等于1um情况是指sps、
Figure BDA0001875375450000054
和或/>
Figure BDA0001875375450000055
大于等于1um。
如图8所示，通过调整参数E或F能调整所述公式存在分母大于等于1um情况数学拟合线趋势,分母大于等于1um情况是指sps、
Figure BDA0001875375450000056
和或/>
Figure BDA0001875375450000057
大于等于1um。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (5)

1.一种Interconnect电容值SPICE建模方法,其特征在于，包括以下步骤：
1)通过Raphael仿真得到不同Width和Spacing时的Interconnect电容值；
2)以Raphael仿真的电容值为数据点通过对其进行数学拟合得到SPICE模型；
其中，实施步骤2)时，数学拟合采用以下公式：
Figure QLYQS_1
Cap是模型仿真计算后得到的整体电容Ctotal,wr是Interconnect层的宽度Width，sps是Interconnect层的间距Spacing，A、AP、B、BP、C、CP、D、DP、E和F是能修改的拟合参数。
2.如权利要求1所述的Interconnect电容值SPICE建模方法,其特征在于：调整参数A能平移数学拟合线。
3.如权利要求1所述的Interconnect电容值SPICE建模方法,其特征在于：调整参数B、C和/或D能调整所述公式存在分母小于1um情况的电容值，分母小于1um情况是指sps、
Figure QLYQS_2
和/或/>
Figure QLYQS_3
小于1um。
4.如权利要求1所述的Interconnect电容值SPICE建模方法,其特征在于：调整参数AP、BP、CP和/或DP能调整所述公式存在分母大于等于1um情况的电容值，分母大于等于1um情况是指sps、
Figure QLYQS_4
和/或/>
Figure QLYQS_5
大于等于1um。
5.如权利要求1所述的Interconnect电容值SPICE建模方法,其特征在于：调整参数E或F能调整所述公式存在分母大于等于1um情况数学拟合线趋势,分母大于等于1um情况是指sps、
Figure QLYQS_6
和/或/>
Figure QLYQS_7
大于等于1um。
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