JPH04255173A - Ｖｔｒの垂直同期信号分離回路 - Google Patents
Ｖｔｒの垂直同期信号分離回路Info
- Publication number
- JPH04255173A JPH04255173A JP3016274A JP1627491A JPH04255173A JP H04255173 A JPH04255173 A JP H04255173A JP 3016274 A JP3016274 A JP 3016274A JP 1627491 A JP1627491 A JP 1627491A JP H04255173 A JPH04255173 A JP H04255173A
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- JP
- Japan
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- pulse width
- output
- signal
- circuit
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002131 composite material Substances 0.000 claims abstract description 14
- 238000000926 separation method Methods 0.000 claims description 18
- 230000001934 delay Effects 0.000 claims description 2
- 238000005070 sampling Methods 0.000 abstract description 7
- 230000008030 elimination Effects 0.000 abstract 2
- 238000003379 elimination reaction Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Television Signal Processing For Recording (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＶＴＲの垂直同期信号分
離回路に関し、特にシングルチップ・マイクロコンピュ
ータを用いて複合同期信号から垂直同期信号を分離する
ＶＴＲの垂直同期信号分離回路に関する。
離回路に関し、特にシングルチップ・マイクロコンピュ
ータを用いて複合同期信号から垂直同期信号を分離する
ＶＴＲの垂直同期信号分離回路に関する。
【０００２】
【従来の技術】従来、ＶＴＲのサーボ制御機構において
は、位相基準信号として垂直同期信号の立ち上がりを用
いているが、この垂直同期信号は複合同期信号から等価
パルスと切り込みパルスを除去することにより得られる
。すなわち、かかるパルスを除去する動作を行うのが垂
直同期信号分離回路である。
は、位相基準信号として垂直同期信号の立ち上がりを用
いているが、この垂直同期信号は複合同期信号から等価
パルスと切り込みパルスを除去することにより得られる
。すなわち、かかるパルスを除去する動作を行うのが垂
直同期信号分離回路である。
【０００３】図３は従来の一例を示すＶＴＲの垂直同期
信号分離回路のブロック構成図である。図３に示すよう
に、この垂直同期信号分離回路は、複合同期信号入力端
子８に入力された複合同期信号ＣＳをクロック入力端子
７に入力されたサンプリング・クロックＣＬＫの周期（
ｆ）でサンプリングする。このサンプリングにあたって
は、Ｄ型フリップフロップ１０〜１４を用いる。次に、
ｎ個前までのサンプルについて、ｎ入力ＡＮＤゲート１
５で論理積をとったものをＲＳ型フリップ・フロップ（
ＲＳ−ＦＦ）１７のＳ入力端子に入力し、ｎ入力ＮＯＲ
ゲート１６で論理和否定をとったものをＲ入力端子に入
力する。このＲＳ−ＦＦ１７の出力Ｑが出力端子９に垂
直同期信号ＶＳとして出力される。ここで、ｎはＤ−Ｆ
Ｆ１０〜１４の個数である。
信号分離回路のブロック構成図である。図３に示すよう
に、この垂直同期信号分離回路は、複合同期信号入力端
子８に入力された複合同期信号ＣＳをクロック入力端子
７に入力されたサンプリング・クロックＣＬＫの周期（
ｆ）でサンプリングする。このサンプリングにあたって
は、Ｄ型フリップフロップ１０〜１４を用いる。次に、
ｎ個前までのサンプルについて、ｎ入力ＡＮＤゲート１
５で論理積をとったものをＲＳ型フリップ・フロップ（
ＲＳ−ＦＦ）１７のＳ入力端子に入力し、ｎ入力ＮＯＲ
ゲート１６で論理和否定をとったものをＲ入力端子に入
力する。このＲＳ−ＦＦ１７の出力Ｑが出力端子９に垂
直同期信号ＶＳとして出力される。ここで、ｎはＤ−Ｆ
Ｆ１０〜１４の個数である。
【０００４】図４は図３における各部信号のタイミング
図である。図４に示すように、かかる分離回路の動作は
、まず複合同期信号ＣＳがロウレベル（以下、Ｌと称す
）からハイレベル（以下、Ｈと称す）に立ち上がったと
する。この時点では、ＲＳ−ＦＦ１７の入力（Ｒ，Ｓ）
は（０，０）であるので、出力Ｑは前の状態を保持した
まま、Ｌである。次に、ｎ個のサンプルの間Ｈのままで
あれば、入力（Ｒ，Ｓ）は（０，１）となり、出力Ｈと
なる。また、複合同期信号ＣＳがＨからＬに立ち下がり
、除去すべきパルス幅より短い時間で立ち上がった場合
、ＲＳ−ＦＦ１７の入力（Ｒ，Ｓ）は（０，０）から（
０，１）となる。この結果、垂直同期信号ＶＳ出力はＨ
のままとなり、パルスは除去される。この垂直同期信号
分離回路においては、除去するパルス幅に応じて、設計
段階でＤ−ＦＦ１０〜１４の段数を決める必要がある。
図である。図４に示すように、かかる分離回路の動作は
、まず複合同期信号ＣＳがロウレベル（以下、Ｌと称す
）からハイレベル（以下、Ｈと称す）に立ち上がったと
する。この時点では、ＲＳ−ＦＦ１７の入力（Ｒ，Ｓ）
は（０，０）であるので、出力Ｑは前の状態を保持した
まま、Ｌである。次に、ｎ個のサンプルの間Ｈのままで
あれば、入力（Ｒ，Ｓ）は（０，１）となり、出力Ｈと
なる。また、複合同期信号ＣＳがＨからＬに立ち下がり
、除去すべきパルス幅より短い時間で立ち上がった場合
、ＲＳ−ＦＦ１７の入力（Ｒ，Ｓ）は（０，０）から（
０，１）となる。この結果、垂直同期信号ＶＳ出力はＨ
のままとなり、パルスは除去される。この垂直同期信号
分離回路においては、除去するパルス幅に応じて、設計
段階でＤ−ＦＦ１０〜１４の段数を決める必要がある。
【０００５】
【発明が解決しようとする課題】上述した従来のＶＴＲ
の垂直同期信号分離回路は、除去するパルス幅を任意に
設定することが出来ない。従って、垂直同期信号を分離
する確度を上げるために除去パルス幅を長くしたり、あ
るいは分離による遅延を少なくするために除去パルス幅
を短くしたりするという選択がソフトウェア上では出来
ないという欠点がある。
の垂直同期信号分離回路は、除去するパルス幅を任意に
設定することが出来ない。従って、垂直同期信号を分離
する確度を上げるために除去パルス幅を長くしたり、あ
るいは分離による遅延を少なくするために除去パルス幅
を短くしたりするという選択がソフトウェア上では出来
ないという欠点がある。
【０００６】本発明の目的は、かかる除去パルス幅をソ
フトウェア上で任意に設定することのできるＶＴＲの垂
直同期信号分離回路を提供することにある。
フトウェア上で任意に設定することのできるＶＴＲの垂
直同期信号分離回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明のＶＴＲの垂直同
期信号分離回路は、複合同期信号を入力してラッチする
入力ラッチと、前記入力ラッチ出力を遅延させる遅延手
段と、前記入力ラッチおよび前記遅延手段の出力に基づ
き起動され除去パルス幅を計測するタイマ回路と、前記
除去パルス幅をソフトウェア的に設定し且つ前記タイマ
回路の出力と比較するコンペア・レジスタと、前記コン
ペア・レジスタの一致出力により前記遅延手段の出力を
ラッチし垂直同期信号として出力する出力ラッチとを有
し、前記除去パルス幅を任意に設定して構成される。
期信号分離回路は、複合同期信号を入力してラッチする
入力ラッチと、前記入力ラッチ出力を遅延させる遅延手
段と、前記入力ラッチおよび前記遅延手段の出力に基づ
き起動され除去パルス幅を計測するタイマ回路と、前記
除去パルス幅をソフトウェア的に設定し且つ前記タイマ
回路の出力と比較するコンペア・レジスタと、前記コン
ペア・レジスタの一致出力により前記遅延手段の出力を
ラッチし垂直同期信号として出力する出力ラッチとを有
し、前記除去パルス幅を任意に設定して構成される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の一実施例を示すＶＴＲの垂
直同期信号分離回路のブロック構成図である。図１に示
すように、本実施例は複合同期信号入力端子８からの複
合同期信号ＣＳを入力しラッチする入力ラッチ３と、こ
の入力ラッチ３の出力を遅延させるＤ型フリップフロッ
プ（Ｄ−ＦＦ）４と、このＤ−ＦＦ４の出力をラッチし
出力側が垂直同期信号（ＶＳ）出力端子９に接続された
出力ラッチ５と、クリア／スタートパルスを入力し除去
するパルス幅を計測するためのタイマ回路１と、このタ
イマ回路１の出力を設定値と比較するコンペア・レジス
タ（ＣＲ）２と、入力ラッチ３およびＤ−ＦＦ４の出力
を２入力としタイマ回路１へクリア／スタートパルスを
供給するＸＯＲゲート６とを有し、タイマ回路１，入力
ラッチ３およびＤ−ＦＦ４へクロック入力端子７からサ
ンプリング・クロックＣＬＫを入力している。まず、Ｃ
Ｒ２に除去するパルス幅に相当する値をソフトウェア的
に且つ次の関係を満足するように書き込んでおく。
直同期信号分離回路のブロック構成図である。図１に示
すように、本実施例は複合同期信号入力端子８からの複
合同期信号ＣＳを入力しラッチする入力ラッチ３と、こ
の入力ラッチ３の出力を遅延させるＤ型フリップフロッ
プ（Ｄ−ＦＦ）４と、このＤ−ＦＦ４の出力をラッチし
出力側が垂直同期信号（ＶＳ）出力端子９に接続された
出力ラッチ５と、クリア／スタートパルスを入力し除去
するパルス幅を計測するためのタイマ回路１と、このタ
イマ回路１の出力を設定値と比較するコンペア・レジス
タ（ＣＲ）２と、入力ラッチ３およびＤ−ＦＦ４の出力
を２入力としタイマ回路１へクリア／スタートパルスを
供給するＸＯＲゲート６とを有し、タイマ回路１，入力
ラッチ３およびＤ−ＦＦ４へクロック入力端子７からサ
ンプリング・クロックＣＬＫを入力している。まず、Ｃ
Ｒ２に除去するパルス幅に相当する値をソフトウェア的
に且つ次の関係を満足するように書き込んでおく。
【００１０】コンペア・レジスタの値＝除去するパルス
幅÷ＣＬＫの周期 次に、複合同期信号入力端子８に入力された複合同期信
号ＣＳは、クロック入力端子７からのサンプリング・ク
ロックＣＬＫによりサンプリングされ、入力ラッチ回路
３にラッチされる。また、同時にＤ−ＦＦ４には１クロ
ック前のサンプルがラッチされる。この２つの信号（Ａ
）および（Ｂ）の排他的論理和をＸＯＲゲート６でとり
、この立ち上がりエッジをタイマ回路１のクリア／スタ
ート信号とする。更に、ＣＲ２の一致出力はタイマ回路
１および出力ラッチ５のクリア／ストップ信号となる。
幅÷ＣＬＫの周期 次に、複合同期信号入力端子８に入力された複合同期信
号ＣＳは、クロック入力端子７からのサンプリング・ク
ロックＣＬＫによりサンプリングされ、入力ラッチ回路
３にラッチされる。また、同時にＤ−ＦＦ４には１クロ
ック前のサンプルがラッチされる。この２つの信号（Ａ
）および（Ｂ）の排他的論理和をＸＯＲゲート６でとり
、この立ち上がりエッジをタイマ回路１のクリア／スタ
ート信号とする。更に、ＣＲ２の一致出力はタイマ回路
１および出力ラッチ５のクリア／ストップ信号となる。
【００１１】図２は図１における各部信号のタイミング
図である。図２に示すように、まず、ＸＯＲゲート６か
らのクリア／スタート信号（Ｃ）によりタイマ回路１が
スタートし、サンプリング・クロックＣＬＫでカウント
・アップされる。次に、カウント・アップにより、ＣＲ
２の値と一致すると、ＣＲ２との一致信号（Ｄ）が発生
する。この一致信号（Ｄ）により、タイマ回路１はクリ
アされ、ストップする。また、同時にこの一致信号（Ｄ
）は出力ラッチ５のラッチ・トリガとなっているので、
Ｄ−ＦＦ４の出力（Ｂ）が出力ラッチ５にラッチされる
。この出力ラッチ５の出力が垂直同期信号ＶＳとなる。 このとき、入力信号としての複号同期信号ＣＳの立ち上
がり（立ち下がり）と出力信号としての垂直同期信号Ｖ
Ｓの立ち上がり（立ち下がり）との時間差は、コンペア
・レジスタの値×サンプリング・クロックＣＬＫの周期
となる。
図である。図２に示すように、まず、ＸＯＲゲート６か
らのクリア／スタート信号（Ｃ）によりタイマ回路１が
スタートし、サンプリング・クロックＣＬＫでカウント
・アップされる。次に、カウント・アップにより、ＣＲ
２の値と一致すると、ＣＲ２との一致信号（Ｄ）が発生
する。この一致信号（Ｄ）により、タイマ回路１はクリ
アされ、ストップする。また、同時にこの一致信号（Ｄ
）は出力ラッチ５のラッチ・トリガとなっているので、
Ｄ−ＦＦ４の出力（Ｂ）が出力ラッチ５にラッチされる
。この出力ラッチ５の出力が垂直同期信号ＶＳとなる。 このとき、入力信号としての複号同期信号ＣＳの立ち上
がり（立ち下がり）と出力信号としての垂直同期信号Ｖ
Ｓの立ち上がり（立ち下がり）との時間差は、コンペア
・レジスタの値×サンプリング・クロックＣＬＫの周期
となる。
【００１２】次に、除去するパルス幅より短いパルスが
入力された場合は、まず入力パルスの立ち下がり（立ち
上がり）でタイマ回路がクリア／スタートされる。さら
に、次の入力パルスの立ち上がり（立ち下がり）で再び
タイマ回路１はクリア／スタートされる。この時点で、
コンペア・レジスタ（ＣＲ）２との一致信号（Ｄ）は発
生していないので、出力ラッチ５には前の信号がラッチ
されたままである。しかる後、タイマ回路がカウント・
アップされ、次にコンペア・レジスタ（ＣＲ）２との一
致信号（Ｄ）が発生したとき、出力ラッチ５はＤ−ＦＦ
４の出力をラッチするが、これは前の垂直同期信号（Ｖ
Ｓ）と同じであるので、結果として除去するパルス幅よ
り短いパルスは除去される。
入力された場合は、まず入力パルスの立ち下がり（立ち
上がり）でタイマ回路がクリア／スタートされる。さら
に、次の入力パルスの立ち上がり（立ち下がり）で再び
タイマ回路１はクリア／スタートされる。この時点で、
コンペア・レジスタ（ＣＲ）２との一致信号（Ｄ）は発
生していないので、出力ラッチ５には前の信号がラッチ
されたままである。しかる後、タイマ回路がカウント・
アップされ、次にコンペア・レジスタ（ＣＲ）２との一
致信号（Ｄ）が発生したとき、出力ラッチ５はＤ−ＦＦ
４の出力をラッチするが、これは前の垂直同期信号（Ｖ
Ｓ）と同じであるので、結果として除去するパルス幅よ
り短いパルスは除去される。
【００１３】
【発明の効果】以上説明したように、本発明のＶＴＲの
垂直同期信号分離回路は、除去パルス幅を計測するタイ
マ回路および除去パルス幅をソフトウェア的に設定し比
較するコンペア・レジスタとを有することにより、除去
するパルス幅をソフトウェア的に任意に設定できるとい
う効果がある。
垂直同期信号分離回路は、除去パルス幅を計測するタイ
マ回路および除去パルス幅をソフトウェア的に設定し比
較するコンペア・レジスタとを有することにより、除去
するパルス幅をソフトウェア的に任意に設定できるとい
う効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示すＶＴＲの垂直同期信号
分離回路のブロック構成図である。
分離回路のブロック構成図である。
【図２】図１における各部信号のタイミング図である。
【図３】従来の一例を示すＶＴＲの垂直同期信号分離回
路のブロック構成図である。
路のブロック構成図である。
【図４】図３における各部信号のタイミング図である。
１ タイマ回路
２ コンペア・レジスタ（ＣＲ）３ 入力
ラッチ ４ Ｄフリップフロップ ５ 出力ラッチ ６ ＸＯＲゲート ７ クロック入力端子 ８ 複合同期信号入力端子 ９ 垂直同期信号出力端子
ラッチ ４ Ｄフリップフロップ ５ 出力ラッチ ６ ＸＯＲゲート ７ クロック入力端子 ８ 複合同期信号入力端子 ９ 垂直同期信号出力端子
Claims (3)
- 【請求項１】 複合同期信号を入力してラッチする入
力ラッチと、前記入力ラッチ出力を遅延させる遅延手段
と、前記入力ラッチおよび前記遅延手段の出力に基づき
起動され除去パルス幅を計測するタイマ回路と、前記除
去パルス幅をソフトウェア的に設定し且つ前記タイマ回
路の出力と比較するコンペア・レジスタと、前記コンペ
ア・レジスタの一致出力により前記遅延手段の出力をラ
ッチし垂直同期信号として出力する出力ラッチとを有し
、前記除去パルス幅を任意に設定することを特徴とする
ＶＴＲの垂直同期信号分離回路。 - 【請求項２】 前記遅延手段はＤ型フリップフロップ
を用いたことを特徴とする請求項１記載のＶＴＲの垂直
同期信号分離回路。 - 【請求項３】 前記入力ラッチおよび前記遅延手段の
出力はＸＯＲゲートを用いて排他的論理和をとることに
より、前記タイマ回路を起動することを特徴とする請求
項１記載のＶＴＲの垂直同期信号分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016274A JPH04255173A (ja) | 1991-02-07 | 1991-02-07 | Ｖｔｒの垂直同期信号分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016274A JPH04255173A (ja) | 1991-02-07 | 1991-02-07 | Ｖｔｒの垂直同期信号分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04255173A true JPH04255173A (ja) | 1992-09-10 |
Family
ID=11911971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016274A Pending JPH04255173A (ja) | 1991-02-07 | 1991-02-07 | Ｖｔｒの垂直同期信号分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04255173A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928366A (en) * | 1996-09-25 | 1999-07-27 | Nec Corporation | Microcomputer based system for the fail-safe control of an electric motor or the like |
-
1991
- 1991-02-07 JP JP3016274A patent/JPH04255173A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928366A (en) * | 1996-09-25 | 1999-07-27 | Nec Corporation | Microcomputer based system for the fail-safe control of an electric motor or the like |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991221 |