JPH04252054A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04252054A JPH04252054A JP145991A JP145991A JPH04252054A JP H04252054 A JPH04252054 A JP H04252054A JP 145991 A JP145991 A JP 145991A JP 145991 A JP145991 A JP 145991A JP H04252054 A JPH04252054 A JP H04252054A
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- semiconductor device
- substrate
- wiring pattern
- semiconductor chip
- inner lead
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 239000000919 ceramic Substances 0.000 description 25
- 238000010586 diagram Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000009719 polyimide resin Substances 0.000 description 4
- 230000005855 radiation Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、基板の表面に設けた配
線パターンに対面する半導体チップの表面に設けたボン
ディング用電極がインナーリードで接続された半導体装
置、特に半導体チップの直下部において配線パターンと
インナーリードとの間の電気的な短絡と、基板から放射
されるα線による影響を防止できる半導体装置に関する
。
線パターンに対面する半導体チップの表面に設けたボン
ディング用電極がインナーリードで接続された半導体装
置、特に半導体チップの直下部において配線パターンと
インナーリードとの間の電気的な短絡と、基板から放射
されるα線による影響を防止できる半導体装置に関する
。
【０００２】半導体装置におけるＴＡＢ（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ） 技術は、半導体
チップの電気的試験やバーンイン試験（Ｂｕｒｎ−ｉｎ
Ｔｅｓｔ）をパッーケジング前に実施できること、多
ピン構造の半導体装置に最適であること、ボンディング
を一括してできること、半導体装置を薄型にできること
などの多くのメリットを有するために、昨今、急速に普
及し出している。
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ） 技術は、半導体
チップの電気的試験やバーンイン試験（Ｂｕｒｎ−ｉｎ
Ｔｅｓｔ）をパッーケジング前に実施できること、多
ピン構造の半導体装置に最適であること、ボンディング
を一括してできること、半導体装置を薄型にできること
などの多くのメリットを有するために、昨今、急速に普
及し出している。
【０００３】
【従来の技術】次に、ＴＡＢ技術による従来の半導体装
置について、図２を参照しながら説明する。図２は、従
来の半導体装置を説明するための図であって、同図（ａ
） は半導体装置の要部の構造を模式的に示す側断面図
、同図（ｂ） は基板の配線パターンとインナーリード
との平面的な位置関係を示す透視部分平面図である。な
お、本明細書においては同一部品、同一材料等に対して
は全図をとおして同じ符号を付与してある。
置について、図２を参照しながら説明する。図２は、従
来の半導体装置を説明するための図であって、同図（ａ
） は半導体装置の要部の構造を模式的に示す側断面図
、同図（ｂ） は基板の配線パターンとインナーリード
との平面的な位置関係を示す透視部分平面図である。な
お、本明細書においては同一部品、同一材料等に対して
は全図をとおして同じ符号を付与してある。
【０００４】従来の半導体装置における基板、例えばセ
ラミック基板１１への半導体チップ１０の搭載は、同図
（ａ） で示すように半導体チップ１０の表面に突設し
たボンディング用電極、例えばバンプ電極１０ａ に、
短冊状のインナーリード１２を半導体チップ１０の表面
と平行にした状態で一端部をボンディングするとともに
、半導体チップ１０の表面とセラミック基板１１の表面
とを直接対面させた状態で当該セラミック基板１１の表
面に設けた配線パターン１１ａ にインナーリード１２
の他端部をボンディングして行っていた。
ラミック基板１１への半導体チップ１０の搭載は、同図
（ａ） で示すように半導体チップ１０の表面に突設し
たボンディング用電極、例えばバンプ電極１０ａ に、
短冊状のインナーリード１２を半導体チップ１０の表面
と平行にした状態で一端部をボンディングするとともに
、半導体チップ１０の表面とセラミック基板１１の表面
とを直接対面させた状態で当該セラミック基板１１の表
面に設けた配線パターン１１ａ にインナーリード１２
の他端部をボンディングして行っていた。
【０００５】
【発明が解決しようとする課題】前述したようにセラミ
ック基板１１への半導体チップ１０の搭載が、セラミッ
ク基板１１の表面と半導体チップ１０の表面とが対面し
た状態で行われている従来の半導体装置においては、図
２の（ａ）図で示すようにセラミック基板１１の配線パ
ターン１１ａ とインナーリード１２とは略同一平面を
なす状態であった。
ック基板１１への半導体チップ１０の搭載が、セラミッ
ク基板１１の表面と半導体チップ１０の表面とが対面し
た状態で行われている従来の半導体装置においては、図
２の（ａ）図で示すようにセラミック基板１１の配線パ
ターン１１ａ とインナーリード１２とは略同一平面を
なす状態であった。
【０００６】このため、かかる従来の半導体装置におい
ては図２の同図（ｂ）に示すように、セラミック基板１
１の配線パターン１１ａ にインナーリード１２をボン
ディングする際の相互の位置合わせがずれたり、またイ
ンナーリード１２に横方向の曲がりがあると、点線Ａ、
点線Ｂ及び点線Ｃで示すようにインナーリード１２が本
来接触してはならない隣の配線パターン１１ａ に接触
し、インナーリード１２と隣の配線パターン１１ａ と
が電気的に短絡するという問題も間々発生していた。
ては図２の同図（ｂ）に示すように、セラミック基板１
１の配線パターン１１ａ にインナーリード１２をボン
ディングする際の相互の位置合わせがずれたり、またイ
ンナーリード１２に横方向の曲がりがあると、点線Ａ、
点線Ｂ及び点線Ｃで示すようにインナーリード１２が本
来接触してはならない隣の配線パターン１１ａ に接触
し、インナーリード１２と隣の配線パターン１１ａ と
が電気的に短絡するという問題も間々発生していた。
【０００７】また、従来の半導体装置がメモリ用であれ
ば、半導体チップ１０の表面とセラミック基板１１の表
面とが直接、すなわち空気層だけを介して対面していた
ことよにり、セラミック基板１１から放射される放射線
の一種であるα線によりメモリ状態が破壊されるという
問題も発生していた。本発明は、このような問題を解消
するためになされたものであって、その目的は、半導体
チップ１０の直下部においてセラミック基板１１の配線
パターン１１ａ とインナーリード１２との間の電気的
な短絡と、セラミック基板１１から放射されるα線によ
る影響を防止できる半導体装置を提供することにある。
ば、半導体チップ１０の表面とセラミック基板１１の表
面とが直接、すなわち空気層だけを介して対面していた
ことよにり、セラミック基板１１から放射される放射線
の一種であるα線によりメモリ状態が破壊されるという
問題も発生していた。本発明は、このような問題を解消
するためになされたものであって、その目的は、半導体
チップ１０の直下部においてセラミック基板１１の配線
パターン１１ａ とインナーリード１２との間の電気的
な短絡と、セラミック基板１１から放射されるα線によ
る影響を防止できる半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】前記目的は、図１に示す
ように基板の表面に設けた配線パターンに対面する半導
体チップの表面に設けたボンディング用電極がインナー
リードで接続された半導体装置において、半導体チップ
１０の直下部のインナーリード１２と基板１１の配線パ
ターン１１ａ とが、基板１１と半導体チップ１０との
間に介在させたα線を吸収する絶縁性のスペーサ２０に
より離隔されていることを特徴とする半導体装置により
達成される。
ように基板の表面に設けた配線パターンに対面する半導
体チップの表面に設けたボンディング用電極がインナー
リードで接続された半導体装置において、半導体チップ
１０の直下部のインナーリード１２と基板１１の配線パ
ターン１１ａ とが、基板１１と半導体チップ１０との
間に介在させたα線を吸収する絶縁性のスペーサ２０に
より離隔されていることを特徴とする半導体装置により
達成される。
【０００９】
【作用】本発明の半導体装置は、図１に示すように基板
、例えばセラミック基板１１の表面と半導体チップ１０
の表面との間に、α線を吸収する絶縁性のスペーサ、例
えば半導体チップ１０のボンディング用電極１０ａ の
高さ寸法Ｔａと、インナーリード１２の厚さ寸法Ｔｂと
、及びセラミック基板１１の配線パターン１１ａ の厚
さ寸法Ｔｃの総和（＝Ｔａ＋Ｔｂ＋Ｔｃ）より厚い状態
でα線を吸収するポリイミド樹脂をセラミック基板１１
の表面に被着させて形成したスペーサ２０を介在させて
いる。
、例えばセラミック基板１１の表面と半導体チップ１０
の表面との間に、α線を吸収する絶縁性のスペーサ、例
えば半導体チップ１０のボンディング用電極１０ａ の
高さ寸法Ｔａと、インナーリード１２の厚さ寸法Ｔｂと
、及びセラミック基板１１の配線パターン１１ａ の厚
さ寸法Ｔｃの総和（＝Ｔａ＋Ｔｂ＋Ｔｃ）より厚い状態
でα線を吸収するポリイミド樹脂をセラミック基板１１
の表面に被着させて形成したスペーサ２０を介在させて
いる。
【００１０】したがって、セラミック基板１１の配線パ
ターン１１ａ とインナーリード１２とは常に間隙が形
成されるために、インナーリード１２と配線パターン１
１ａ との相互位置が正常の相互位置からずれていたり
、またインナーリード１２が横方向に曲がっても本来接
触してはならない隣の配線パターン１１ａ と接触する
ことはない。また、セラミック基板１１から放射される
α線がポリイミド樹脂よりなるスペーサ２０により吸収
されるために、メモリ用の半導体装置においてはそのメ
モリ状態が破壊されることはない。
ターン１１ａ とインナーリード１２とは常に間隙が形
成されるために、インナーリード１２と配線パターン１
１ａ との相互位置が正常の相互位置からずれていたり
、またインナーリード１２が横方向に曲がっても本来接
触してはならない隣の配線パターン１１ａ と接触する
ことはない。また、セラミック基板１１から放射される
α線がポリイミド樹脂よりなるスペーサ２０により吸収
されるために、メモリ用の半導体装置においてはそのメ
モリ状態が破壊されることはない。
【００１１】
【実施例】以下、本発明の一実施例の半導体装置につい
て、図１を参照して説明する。図１は、本発明の一実施
例の半導体装置を説明するための図であって、同図（ａ
） は半導体装置の要部の構造を模式的に示す側断面図
、同図（ｂ） はスペーサを表面に形成したセラミック
基板の部分平面図である。
て、図１を参照して説明する。図１は、本発明の一実施
例の半導体装置を説明するための図であって、同図（ａ
） は半導体装置の要部の構造を模式的に示す側断面図
、同図（ｂ） はスペーサを表面に形成したセラミック
基板の部分平面図である。
【００１２】本発明の一実施例の半導体装置は基板、例
えばセラミック基板１１の中央部の領域には、同図（ｂ
） に示すように、例えばα線を吸収する絶縁性のポリ
イミド樹脂膜を被着して形成したスペーサ２０が設けら
れている。このスペーサ２０の厚さは、半導体チップ１
０の表面に設けたボンディング用電極、例えばバンプ電
極１０ａ の高さ寸法Ｔａ、例えば２５ｍμと、インナ
ーリード１２の厚さ寸法Ｔｂ、例えば３５ｍμと、及び
セラミック基板１１の表面に設けた配線パターン１１ａ
の厚さ寸法Ｔｃ、例えば５ｍμの総和である６５ｍμ
より厚く、例えば８０ｍμで形成されている。
えばセラミック基板１１の中央部の領域には、同図（ｂ
） に示すように、例えばα線を吸収する絶縁性のポリ
イミド樹脂膜を被着して形成したスペーサ２０が設けら
れている。このスペーサ２０の厚さは、半導体チップ１
０の表面に設けたボンディング用電極、例えばバンプ電
極１０ａ の高さ寸法Ｔａ、例えば２５ｍμと、インナ
ーリード１２の厚さ寸法Ｔｂ、例えば３５ｍμと、及び
セラミック基板１１の表面に設けた配線パターン１１ａ
の厚さ寸法Ｔｃ、例えば５ｍμの総和である６５ｍμ
より厚く、例えば８０ｍμで形成されている。
【００１３】したがって、同図（ａ） に示すように表
面の中央領域にかかるスペーサ２０を被着したセラミッ
ク基板１１の配線パターン１１ａに、半導体チップ１０
のバンプ電極１０ａに一端をボンディングした短冊状の
インナーリード１２の他端をボンディングし、半導体チ
ップ１０をセラミック基板１１に搭載すると、配線パタ
ーン１１ａ とインナーリード１２との間の間隙Ｇは１
５ｍμとなって、配線パターン１１ａ とインナーリー
ド１２とはスペーサ２０により離隔されることとなる。
面の中央領域にかかるスペーサ２０を被着したセラミッ
ク基板１１の配線パターン１１ａに、半導体チップ１０
のバンプ電極１０ａに一端をボンディングした短冊状の
インナーリード１２の他端をボンディングし、半導体チ
ップ１０をセラミック基板１１に搭載すると、配線パタ
ーン１１ａ とインナーリード１２との間の間隙Ｇは１
５ｍμとなって、配線パターン１１ａ とインナーリー
ド１２とはスペーサ２０により離隔されることとなる。
【００１４】かくして、インナーリード１２をセラミッ
ク基板１１の配線パターン１１ａ にボンディングする
際に相互の位置ずれが発生しても、またインナーリード
１１が横方向に曲がっても、隣の配線パターン１１ａに
接触することはなくなることとなる。また、ポリイミド
樹脂膜は、その膜厚が２０ｍμ以上になるとα線を略完
全に吸収するために、仮にセラミック基板１１から放射
線の一種であるα線の放射があっても半導体チップ１０
に到達することがない。
ク基板１１の配線パターン１１ａ にボンディングする
際に相互の位置ずれが発生しても、またインナーリード
１１が横方向に曲がっても、隣の配線パターン１１ａに
接触することはなくなることとなる。また、ポリイミド
樹脂膜は、その膜厚が２０ｍμ以上になるとα線を略完
全に吸収するために、仮にセラミック基板１１から放射
線の一種であるα線の放射があっても半導体チップ１０
に到達することがない。
【００１５】このため半導体装置がメモリ用の半導体装
置であっても、半導体装置内のメモリ状態はセラミック
基板１１から放射されたα線により破壊されることはな
い。
置であっても、半導体装置内のメモリ状態はセラミック
基板１１から放射されたα線により破壊されることはな
い。
【００１６】
【発明の効果】以上説明しように本発明の半導体装置は
、半導体チップの直下部において基板の配線パターンと
インナーリードとの間の電気的な短絡の防止と、基板か
ら放射されるα線による影響を防止できることとなる。 したがって本発明の半導体装置を採用することにより、
信頼性の高い装置を構成することが可能となる。
、半導体チップの直下部において基板の配線パターンと
インナーリードとの間の電気的な短絡の防止と、基板か
ら放射されるα線による影響を防止できることとなる。 したがって本発明の半導体装置を採用することにより、
信頼性の高い装置を構成することが可能となる。
【図１】は、本発明の一実施例の半導体装置を説明する
ための図、
ための図、
【図２】は、従来の半導体装置を説明するための図であ
る。
る。
１０は、半導体チップ、
１０ａ は、ボンディング用電極 （バンプ電極） 、
１１は、基板 （セラミック基板） 、１１ａ は、配
線パターン、 １２は、インナーリード、 ２０は、スペーサをそれぞれ示す。
１１は、基板 （セラミック基板） 、１１ａ は、配
線パターン、 １２は、インナーリード、 ２０は、スペーサをそれぞれ示す。
Claims (1)
- 【請求項１】 基板の表面に設けた配線パターンに対
面する半導体チップの表面に設けたボンディング用電極
がインナーリードで接続された半導体装置において、前
記半導体チップ（１０）の直下部のインナーリード（１
２）と前記基板（１１）の配線パターン（１１ａ） と
が、基板（１１）と半導体チップ（１０）との間に介在
させた配線パターン（１１ａ） の膜厚とインナーリー
ド（１２）の板厚及びボンディング用電極（１０ａ）
の高さの総和より厚く且つα線を吸収する絶縁性のスペ
ーサ（２０）により離隔されていることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP145991A JPH04252054A (ja) | 1991-01-10 | 1991-01-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP145991A JPH04252054A (ja) | 1991-01-10 | 1991-01-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04252054A true JPH04252054A (ja) | 1992-09-08 |
Family
ID=11502041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP145991A Withdrawn JPH04252054A (ja) | 1991-01-10 | 1991-01-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04252054A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5909010A (en) * | 1996-08-21 | 1999-06-01 | Nec Corporation | Chip size package |
-
1991
- 1991-01-10 JP JP145991A patent/JPH04252054A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5909010A (en) * | 1996-08-21 | 1999-06-01 | Nec Corporation | Chip size package |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |