JPH0424951B2

JPH0424951B2 -

Info

Publication number: JPH0424951B2
Application number: JP19350282A
Authority: JP
Inventors: Noboru Azusazawa; Kenzo Kamyama
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-11-05
Filing date: 1982-11-05
Publication date: 1992-04-28
Also published as: JPS5983571A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ゲートパルス発生装置に係り、特に
広幅ゲートパルスにより点弧制御されるサイリス
タ変換装置に好適な、ゲートパルス発生装置に関
する。

〔従来の技術〕サイリスタ変換装置はさまざまな分野に適用さ
れており、例えば、交流電動機の速度制御を行な
うものとして、第１図に示す構成のサイリスタ変
換装置が知られている。第１図に示すように、交
流電源１から供給される交流電力を、順変換器２
によつて直流変換し、この直流電力を平滑用リア
クトル３を介して逆変換器４に供給し、逆変換器
４によつて所望の周波数及び電圧を有する交流電
力に変換し、これによつて逆変換器４の出力端に
接続された電動機５の速度を制御するものであ
る。この順変換器２及び逆変換器４はいずれもサ
イリスタを用いて形成され、それぞれパルス増幅
器１４，１６を介し、速度制御回路１２から出力
される目標速度に応じた信号に基づいて、ゲート
位相制御回路１３，１５によつて形成される点弧
信号によつて制御されるようになつている。

第１図示例の逆変換器４は３相ブリツジ方式の
ものであり、各アーム６〜１１は、サイリスタ素
子１個当りの電流容量の制限と、素子の破損を考
慮して、一般に、複数のサイリスタが並列接続さ
れたものとなつている。これにより、所望の電流
容量を満足させるとともに、いくつかのサイリス
タ素子が破損しても、支障なく運転を継続できる
ようにして、信頼性を高めている。

したがつて、サイリスタ素子の点弧制御回路の
うち、サイリスタ素子のゲートに直接接続される
広幅ゲートパルス増幅器（以下WGP増幅器と称
する）１６を、各サイリスタ素子ごとに設け、切
離し運転に対応できるようにしている。例えば、
第１図に示すように、アーム７の各サイリスタ素
子７ａ〜７ｎに対応させて、WGP増幅器１６ａ
〜１６ｎが設けられている。同様に他のアーム
６，８〜１１の各サイリスタ素子にも、対応させ
てWGP増幅器が設けられているが、図を簡単化
するために省略されている。

上記したような各サイリスタごとに設けられる
WGP増幅器は、同一に形成されており、その一
例として、WGP増幅器１６ａを第２図に示す。

第２図に示すように、信号入力端２０を介し
て、ゲート位相制御回路１５から第３図ａに示す
広幅ゲートパルスが、AND回路２３Ｐ，２３Ｎ
の一方の入力端に入力されている。発振器２１は
第３図ｂに示すようなデユーテイ50％のパルスｂ
を発生するものであり、このパルスｂは前記アン
ド回路２３Ｐの他の入力端に直接に、また反転回
路２２によつて反転させた第３図ｃに示すパルス
ｃがアンド回路２３Ｎの他の入力端に、それぞれ
入力されている。これらのAND回路２３Ｐ，２
３Ｎの出力は、増幅回路２４Ｐ，２４Ｎのトラン
ジスタのベースに入力されており、AND回路２
３Ｐ，２３Ｎの出力が“１”のときに、増幅回路
２４Ｐ，２４Ｎはオンするようになつている。こ
の増幅回路２４Ｐ，２４Ｎのエミツタは共通に接
続され、さらに電源２５と限流抵抗２６を介し
て、パルストランス２７の１次巻線の中間タツプ
に接続されている。この１次巻線の両端は、それ
ぞれ前記増幅回路２４Ｐ，２４Ｎのコレクタに接
続されている。パルストランス２７の２次巻線は
整流回路２８と、ゲート抵抗２９を介して、サイ
リスタ７ａのゲートとカソード間に接続されてい
る。

このように構成されることから、入力される広
幅ゲートパルスａと、発振器２１と反転回路２２
から出力されるパルスｂ又はｃによつて、増幅回
路２４Ｐ，２４Ｎが交互にオンオフされ、パルス
トランス２７の出力は、第３図ｆに示すように、
増幅された波形の信号となり、さらに整流回路２
８によつて整流され、第３図ｇに示す波形の広幅
ゲートパルスとなつてサイリスタ７ａのゲートに
印加される。

〔発明が解決しようとする課題〕

ところが、上述の従来方式によれば、発振器２
１の発振開始が、入力される広幅ゲートパルスａ
に同期されていなかつたこと、また、広幅ゲート
パルスａのパルス幅は必ずしも、発振器２１によ
り発生されるパルスｂの幅の偶数倍とはならない
ことから、パルストランス２７が飽和されてしま
うことがあるという欠点があつた。即ち、第３図
ａに示すタイミングに、幅T₁の広幅ゲートパル
スa₁が入力されたとすると、パルストランス２７
の励磁状態は、第３図ｆから判るように、正側と
負側の電圧・時間積に差が生ずる（図示の場合は
正側が大）。

このような励磁状態にあるパルストランス２７
に対し、次に入力される広幅ゲートパルスa₂が第
３図ａに示すタイミングt₃で入力されると、つま
り、正側を励磁するタイミングであると、パルス
トランス２７が飽和して、同図ｆに示すように時
間t₄で出力が出なくなつてしまい、サイリスタ７
ａのゲートに印加されるパルス幅がT₂となる。
このパルス幅T₂がサイリスタ７ａの許容最小ゲ
ートパルス幅以下の場合には、素子内のゲート信
号の拡がりが十分でないときに電流が流されてし
まうことになるので、サイリスタ７ａが破損され
てしまう虞れがある。

また、入力される広幅ゲートパルスａのタイミ
ング、又はそのパルス幅T₁によつては、前記ゲ
ートに印加されるパルス幅T₂が“零”になつて
しまうことが考えられる。この場合には、時間t₅
において初めてサイリスタ７ａにゲートパルスが
印加されることになり、第１図に示すような、複
数のサイリスタ７ａ〜７ｎは、それぞれのWGP
増幅器１６ａ〜１６ｎによつて、異なるタイミン
グで点弧されてしまうことになる。これによつ
て、先に点弧されたサイリスタに過大な負荷電流
が流れてしまい、素子が破損されてしまうという
虞れがあつた。

上記の問題点は、いずれもパルストランスを励
磁制御する励振パルスの発振器の発振開始が入力
広幅ゲートパルスに同期されていなかつたこと
と、入力広幅ゲートパルスの幅が励振パルスサイ
クルの整数倍に一致していなかつたことにより、
パルストランスの励磁状態に正側と負側の電圧・
時間積（励磁エネルギに相当）の差が生じ、これ
によつて広幅ゲートパルス立上り時にパルストラ
ンスが飽和してしまうことに起因するものであ
る。

本発明の目的は、パルストランスの飽和を防止
させることができるゲートパルス発生装置を提供
することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明のゲートパル
ス発生装置は、入力パルスの幅より狭い幅のパル
ス列の励振パルスを発生する発振回路と、該発振パルスから出力される前記励振パルスを
入力とし、該励振パルスに同期した周波数の交流
を発生するパルストランス励磁回路と、該励磁回路により励磁されるパルストランス
と、該パルストランスの出力を整流してサイリスタ
ゲートパルスを生成する整流回路とを含んでな
り、前記発振回路が、一端が接地されたコンデンサと、該コンデンサの他端を第1aと第1bの直列抵抗
を介して制御電源に接続してなるコンデンサ充電
回路と、前記第1aと第1bの抵抗の接続点を第１のスイ
ツチ素子を介して接地してなるコンデンサ放電回
路と、前記制御電源と接地間に接続された分圧抵抗回
路の第２の抵抗により基準電圧を発生する基準電
圧発生回路と、前記コンデンサの端子電圧が入力される比較電
圧端子と前記基準電圧が入力される基準電圧端子
とを有し、比較電圧端子の電圧が高いとき前記第
１のスイツチ素子をオンするコンパレータと、該コンパレータの前記基準電圧端子を第３の抵
抗を介して前記第１のスイツチ素子の反接地側端
子に接続してなる基準電圧引き下げ回路と、前記入力パルスを入力とし該パルスの立上りに
同期してオフされるとともに立下がりに同期して
オンされる第２のスイツチ素子を有し、該第２の
スイツチ素子と第４の抵抗との直列回路を介して
前記第１のスイツチ素子の反接地側端子を接地し
てなる発振制御回路とを含んでなり、前記第２と第３と第４の抵抗値の関係が、前記
第２のスイツチ素子のオン時における前記基準電
圧よりも該オン時における前記コンデンサの端子
電圧が低くなる値に設定され、かつ第２の抵抗が
第３の抵抗よりも大きな値に設定されてなり、前記第１のスイツチ素子の反接地側端子の電圧
を前記励振パルスとするものである。

このように構成されることから、パルストラン
スの交番励磁にかかる高低レベルを有する励磁パ
ルスが、入力パルスに同期されるとともに、高レ
ベルと低レベルの時間幅が略同一にされ、パルス
トランスの正側と負側の励磁電圧・時間積を略同
一にすることができる。これにより、パルストラ
ンスが片寄つた極性に励磁されることがなくな
り、パルストランスの飽和を防止できる。

〔実施例〕

以下、本発明を実施例に基づいて説明する。

第４図に本発明の一実施例の回路構成図を示
す。

第４図において、一点鎖線３０により囲まれた
回路が、本発明の特徴とする入力同期発振回路３
０であり、他は第２図図示従来例と同一構成であ
るから、同一符号を付して説明を省略する。入力
同期発振回路３０において、バツフア３８は入力
される広幅ゲートパルスに反転同期してトランジ
スタ３８ａがオン・オフされるように形成され、
コンパレータ３７は２つの入力信号A₁とB₁とを
比較し、A₁≧B₁のときトランジスタ３７ａがオ
ンされ、A₁＜B₁のときオフされるように形成さ
れている。このコンパレータ３７の信号A₁の入
力端はコンデンサ３２を介して接地され、且つ抵
抗３１，３３の直列回路を介して電源＋Vccに接
続されている。一方、信号B₁の入力端は抵抗３
４を介して電源＋Vccに接続され、且つ抵抗３５
を介して接地され、さらに、抵抗３６を介してコ
ンパレータ３７の出力端に接続されている。前記
抵抗３１と３３の接続点は、コンパレータ３７の
出力端と、抵抗３９を介してバツフア３８の出力
端と、コンパレータ４０Ｐ，４０Ｎの信号A₂，
A₃の入力端とに、それぞれ接続されている。こ
のコンパレータ４０Ｐ，４０Ｎの信号B₂，B₃の
入力端は、それぞれで定電圧源V_B2，V_B3に接続
されている。このコンパレータ４０Ｐ，４０Ｎの
出力端は、増幅回路２４Ｐ，２４Ｎのトランジス
タのベースに接続されている。

すなわち、入力同期発振回路３０は、一端が接
地されたコンデンサ３２と、このコンデンサ３２
の他端を抵抗３１と抵抗３３の直列回路を介して
制御電源＋Vccに接続してなるコンデンサ充電回
路と、前記抵抗３１と３３の接続点を第１のスイ
ツチ素子であるトランジスタ３７ａを介して接地
してなるコンデンサ放電回路と、制御電源＋Vcc
と接地間に接続された分圧抵抗３４，３５の第２
の抵抗３５により基準電圧B₁を発生する基準電
圧発生回路と、コンデンサ３２の端子電圧A₁が
入力される比較電圧端子と基準電圧B₁が入力さ
れる基準電圧端子とを有し、比較電圧端子の電圧
A₁が高いときトランジスタ３７ａをオンするコ
ンパレータ３７と、コンパレータ３７の前記基準
電圧端子を第３の抵抗３６を介して前記トランジ
スタ３７ａの反接地側端子に接続してなる基準電
圧引き下げ回路と、入力広幅ゲートパルスを入力
とし、このパルスの立上がりに同期してオフされ
るとともに立下がりに同期してオンされる第２の
スイツチ素子であるトランジスタ３８ａを有し、
このトランジスタ３８ａと第４の抵抗３９との直
列回路を介して前記トランジスタ３７ａの反接地
側端子を接地してなる発振制御回路とを含んでな
り、前記トランジスタ３７ａの反接地側端子の電
圧を励振パルスとし、この励振パルスによりコン
パレータ４０Ｐ，Ｎを介してパルストランス２７
の励磁回路を構成する増幅回路２４Ｐ，Ｎを駆動
するようになつている。

なお、後述する動作説明により明らかにする
が、抵抗３５，３６，３９はトランジスタ３８ａ
がオンのとき、前記基準電圧B₁よりもコンデン
サ３２の端子電圧A₁が低くなる値に設定され、
また抵抗３５は抵抗３６よりも大きな値に設定さ
れている。

このように構成される実施例の動作について、
第５図に示すタイムチヤートを参照しながら説明
する。

まず、第５図ａに示す広幅ゲートパルスａが、
“０”のt₁以前の各部の動作状態は、バツフア３
８はオンされており、この状態でコンパレータ３
７の入力信号A₁，B₁の関係が、第５図ｃに示す
ように、A₁＜B₁となるように回路定数が選定さ
れていることから、コンパレータ４０Ｐ，４０Ｎ
の信号A₂，A₃は、第５図ｂに示すように、抵抗
３３と３９とで定まる電圧V₂になつている。次
に、t₁において広幅ゲートパルスａが“１”に立
上ると、バツフア３８がオフするため、前記入力
信号A₂，A₃は電圧V₁に変化すると同時に、コン
パレータ３７の入力信号B₁の電圧はV₅に変化し、
さらに入力信号A₁の電圧はコンデンサ３２の充
電に伴つて、第５図ｃに示すようにV₅に向つて
徐々に増加される。この信号A₁がt₂において電圧
V₅に達したとき、コンパレータ３７がオンされ
るため、コンパレータ４０Ｐ，４０Ｎの入力信号
A₂，A₃は“０”になる。また、同時に信号B₁の
電圧がV₅からV₄に変わるとともに、コンデンサ
３２の放電によつて信号A₁の電圧はV₄に向つて
低下される。t₃において信号A₁の電圧がV₄以下
に達すると、コンパレータ３７は再びオフされて
t₁の状態にもどり、同様の動作が繰り返される。

広幅ゲートパルスａがt₄において“０”になる
と、バツフア３８がオンされ、コンパレータ４０
Ｐ，４０Ｎの入力信号A₂，A₃は、一時的に前述
の電圧V₂になり、コンパレータ３７の入力信号
B₁の電圧はV₃となる。これによつて、A₁≧B₁の
関係となり、コンパレータ３７がオンされて、入
力信号A₁の電圧はコンデンサ３２の放電につれ
て、第５図ｃの時間t₄〜t₅間に示すように、V₄に
向つて低下される。この間、コンパレータ４０
Ｐ，４０Ｎの入力信号A₂，A₃は“０”となり、
コンパレータ３７の入力信号B₁はV₄になつてい
る。t₅において、A₁がV₄以下に達すると、コン
パレータ３７はオフされ、再びコンパレータ４０
Ｐ，４０Ｎの入力信号A₂，A₃はV₂に固定され、
コンパレータ３７の入力信号A₁，B₁はそれぞれ
V₂、V₃になり、初期の状態に戻される。

入力同期発振回路３０のこのような動作によつ
て、コンパレータ４０Ｐ，４０Ｎの出力は、コン
パレータ３７の発振に同期して、交互に増幅回路
２４Ｐ，２４Ｎをオンさせ、これによつてパルス
トランス２７は、第５図ｆに示すように正側、負
側に交互に励磁され、このパルストランス２７の
出力は整流回路２８によつて第５図ｇに示すよう
に整流され、増幅された広幅ゲートパルスとなつ
て、サイリスタ７ａのゲートに印加される。パル
ストランス２７の励磁は、単に入力される広幅ゲ
ートパルスａの幅に合わせてt₄にて停止させる
と、第５図ｆに示すt₄直前の励磁時間T₄だけ正側
励磁が大きくなつてしまうが、t₄にて励磁を停止
させずに、コンデンサ３２と抵抗３１の直列回路
の充放電特性を利用して、T₄に相当する時間T₅
だけ負側に励磁させている。これによつて、パル
ストランス２７の正側と負側の励磁電圧・時間積
の差を殆んどなくすることができるので、パルス
トランス２７の飽和が防止される。

なお、第５図ａとｇから明らかなように、増幅
された広幅ゲートパルスｇのパルス幅は、T₅分
だけ広げられたものとなるが、一般に、サイリス
タは広幅ゲートパルスａに同期してオフされるも
のではないので支障はない。この時間T₅はサイ
リスタのターンオフ時間よりも十分短くなるよう
に、回路定数を選定すべきことは言うまでもな
い。

第５図では、入力広幅ゲートパルスの立下り時
に正側の励磁パルスが出力されていた場合を示し
たが、ここで負側の励磁パルスが出力されている
場合について説明する。すなわち、第５図のt₄よ
りT₄時間前に入力広幅ゲートパルスが立下ると、
バツフア３８がオンされるが、第４図ｂ点の電位
はコンパレータ３７がオン状態にあるから変化し
ない。そのため、コンパレータ３７の入力信号
B₁はV₄に保持され、一方コンパレータ３７の入
力信号A₁は第５図ｃに示したと同様に、コンデ
ンサ３２の放電特性に従つて徐々に低下し、通常
の励振パルス幅と同じ時間でA₁≧B₁が成立した
とき、コンパレータ３７がオフされる。そしてコ
ンデンサ３２の電圧はバツフア３８によりV₂に
保持されるから、コンパレータ３７の入力信号
A₁＜B₁の関係になり、発振が停止される。これ
により、正側と負側の励磁パルス数が同一となる
から、パルストランス２７の励磁がいずれの極性
にも片寄ることがなく、その飽和が防止できる。

すなわち、本実施例は、励磁パルスを入力広幅
ゲートパルスの立上りに同期して発生させた後、
その入力広幅ゲートパルスの立下り時に、該立下
り時における前記励磁パルスの高低レベルと前記
発生時における前記励磁パルスの高低レベルの異
同を判別し、異なるレベルのときは入力広幅ゲー
トパルスの立下り時における励磁パルスの立上り
又は立下り同期して当該励磁パルスを停止させ、
前記判定結果が同一レベルのときは当該励振パル
スの入力広幅ゲートパルス立下り時までのパルス
幅と同一幅の逆レベルの励振パルスを発生させた
後停止させるようにして、正側と負側の励磁電
圧・時間積の差を零にして、パルストランスの飽
和を防止しているのである。

第６図に、本発明の他の実施例を示す。第６図
の実施例において、第４図示実施例と異なる点
は、パルストランス２７の１次巻線中間タツプ
を、コンデンサ４１を介して接地した点と、入力
の広幅ゲートパルスａが“０”のときの、コンパ
レータ４０Ｐ，４０Ｎの入力信号A₂，A₃の電圧
をV₂よりも高いV₂′に設定変更した点にある。

このように構成することによつて、第７図に示
す各部の動作波形のタイムチヤートのように、コ
ンパレータ３７の入力信号B₁の最初のパルス幅
が、同図ｃに示すように、狭い幅T₆のものとな
る。これに合わせて、パルストランス２７に最初
に加わる励磁電圧は、広幅ゲートパルスａが
“０”のときにコンデンサ４１に充電された電圧
が重畳されるので、電源２５の電圧V₆よりも大
きなV₇となる。

一般に、サイリスタのゲートパルス電圧は、点
弧立上り時には大きな電圧を要するが、それ以後
は小さな電圧で十分である。したがつて、V₇を
所定の電圧になるように選定すれば、相対的にt₂
〜t₅間のパルス電圧を低減できるので、電源２５
の電圧V₆を小さなものとすることができるとい
う効果がある。

〔発明の効果〕

以上説明したように、本発明によれば、パルス
トランスの正側と負側の励磁電圧・時間積の差を
なくすことができるので、パルストランスの飽和
が防止され、これに起因するサイリスタの破損を
防ぐことができる。

【図面の簡単な説明】

第１図は本発明の対象となる一例のサイリスタ
変換装置の全体ブロツク図、第２図は従来のパル
ス増幅器の回路構成図、第３図ａ〜ｇは従来例の
動作タイムチヤート、第４図は本発明の一実施例
のパルス増幅器の回路構成図、第５図ａ〜ｇは第
４図示実施例の動作タイムチヤート、第６図は本
発明の他の実施例の回路構成図、第７ａ〜ｇは第
６図示実施例の動作タイムチヤート。２４Ｐ，２４Ｎ……増幅回路、２５……電源、
２７……パルストランス、３０……入力同期発振
回路、３７……コンパレータ、３８……バツフ
ア、４０Ｐ，４０Ｎ……コンパレータ、４１……
コンデンサ。

Claims

【特許請求の範囲】１入力パルスの幅より狭い幅のパルス列の励振
パルスを発生する発振回路と、該発振回路から出力される前記励振パルスを入
力とし、該励振パルスに同期した周波数の交流を
発生するパルストランス励磁回路と、該励磁回路により励磁されるパルストランス
と、該パルストランスの出力を整流してサイリスタ
ゲートパルスを生成する整流回路とを含んでな
り、前記発振回路が、一端が接地されたコンデンサと、該コンデンサの他端を第1aと第1bの直列抵抗
を介して制御電源に接続してなるコンデンサ充電
回路と、前記第1aと第1bの抵抗の接続点を第１のスイ
ツチ素子を介して接地してなるコンデンサ放電回
路と、前記制御電源と接地間に接続された分圧抵抗回
路の第２の抵抗により基準電圧を発生する基準電
圧発生回路と、前記コンデンサの端子電圧が入力される比較電
圧端子と前記基準電圧が入力される基準電圧端子
とを有し、比較電圧端子の電圧が高いとき前記第
１のスイツチ素子をオンするコンパレータと、該コンパレータの前記基準電圧端子を第３の抵
抗を介して前記第１のスイツチ素子の反接地側端
子に接続してなる基準電圧引き下げ回路と、前記入力パルスを入力とし該パルスの立上りに
同期してオフされるとともに立下がりに同期して
オンされる第２のスイツチ素子を有し、該第２の
スイツチ素子と第４の抵抗との直列回路を介して
前記第１のスイツチ素子の反接地側端子を接地し
てなる発振制御回路とを含んでなり、前記第２と第３と第４の抵抗値の関係が、前記
第２のスイツチ素子のオン時における前記基準電
圧よりも該オン時における前記コンデンサの端子
電圧が低くなる値に設定され、かつ第２の抵抗が
第３の抵抗よりも大きな値に設定されてなり、前記第１のスイツチ素子の反接地側端子の電圧
が前記励振パルスとされてなるゲートパルス発生
装置。