JPS5983571A - ゲートパルス発生装置 - Google Patents
ゲートパルス発生装置Info
- Publication number
- JPS5983571A JPS5983571A JP19350282A JP19350282A JPS5983571A JP S5983571 A JPS5983571 A JP S5983571A JP 19350282 A JP19350282 A JP 19350282A JP 19350282 A JP19350282 A JP 19350282A JP S5983571 A JPS5983571 A JP S5983571A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- wide
- input
- amplifier
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/40—Means for preventing magnetic saturation
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、広幅パルス増幅器に係り、特に広幅）ｙ’−
） ハ／ｌ／スＩｃよシ点弧制御されるサイリスタ素子
が、複数並列接続されて成るサイリスタ変換装置に好適
な、広幅ゲートパルス増幅器に関する。
） ハ／ｌ／スＩｃよシ点弧制御されるサイリスタ素子
が、複数並列接続されて成るサイリスタ変換装置に好適
な、広幅ゲートパルス増幅器に関する。
サイリスタ変換装置はさまざまな分野に適用されておシ
、例えば、交流電動機の速度制御を行なうものとして、
第１図に示す構成のサイリスタ変換装置が知られている
。第１図に示すように、交流電源１から供給される交流
電力を、順変換器２によって直流変換し、この直流電力
を平温用リアクトル３ｆｃ介して逆変換器４に供給し、
逆変換器４によって所望の周波数及び電圧を有する交流
電力に変換し、これによって逆変換器４の出力唱に接続
された電動４′Ａ５の速度を制御するものである。
、例えば、交流電動機の速度制御を行なうものとして、
第１図に示す構成のサイリスタ変換装置が知られている
。第１図に示すように、交流電源１から供給される交流
電力を、順変換器２によって直流変換し、この直流電力
を平温用リアクトル３ｆｃ介して逆変換器４に供給し、
逆変換器４によって所望の周波数及び電圧を有する交流
電力に変換し、これによって逆変換器４の出力唱に接続
された電動４′Ａ５の速度を制御するものである。
この順変換器２及び逆変換器４はいずれもサイリスタを
用いて形成され、それぞれパルス増幅器１４．１６を介
し、速度制御回路１２から出力される目標速度に応じた
信号に基づいて、ゲート位相制御回路１３．１５によっ
て形成される点弧信号によって制御されるようになって
いる。
用いて形成され、それぞれパルス増幅器１４．１６を介
し、速度制御回路１２から出力される目標速度に応じた
信号に基づいて、ゲート位相制御回路１３．１５によっ
て形成される点弧信号によって制御されるようになって
いる。
第１図示例の逆変換器４は３相ブリッジ方式のものであ
り、各アーム６〜１１は、サイリスタ素子１個当シの電
流容量の制限と、素子の破損を考慮して、一般に、複数
のサイリスタが並列接続されたものとなっている。これ
によシ、所望の電流容量を満足させるとともに、いくつ
かのサイリスク素子が破損しても、支障なく運転を継続
できるようにして、信頼性を高めている。
り、各アーム６〜１１は、サイリスタ素子１個当シの電
流容量の制限と、素子の破損を考慮して、一般に、複数
のサイリスタが並列接続されたものとなっている。これ
によシ、所望の電流容量を満足させるとともに、いくつ
かのサイリスク素子が破損しても、支障なく運転を継続
できるようにして、信頼性を高めている。
したがって、サイリスタ素子の点弧制御回路のうち、サ
イリスタ素子のゲートに直接接続される広幅ゲートパル
ス増幅器（以下ＷＧＰ増幅器と称する）１６を、各サイ
リスタ素子ごとに設け、切離し運転に対応できるように
している。例えば、第１図に示すように、アーム７の各
サイリスタ素子７ａ〜７ｎに対応させて、ＷＧＰ増幅器
１６ａ〜１６ｎが設けられている。同様に他のアーム６
゜８〜１１の各サイリスタ素子にも、対応させてＷＧＰ
増幅器が設けられているが、図を簡単化するために省略
されている。
イリスタ素子のゲートに直接接続される広幅ゲートパル
ス増幅器（以下ＷＧＰ増幅器と称する）１６を、各サイ
リスタ素子ごとに設け、切離し運転に対応できるように
している。例えば、第１図に示すように、アーム７の各
サイリスタ素子７ａ〜７ｎに対応させて、ＷＧＰ増幅器
１６ａ〜１６ｎが設けられている。同様に他のアーム６
゜８〜１１の各サイリスタ素子にも、対応させてＷＧＰ
増幅器が設けられているが、図を簡単化するために省略
されている。
上記したような各サイリスタごとに設けられるＷＧＰ増
幅器は、同一に形成されており、その−例として、ＷＧ
Ｐ増幅器１６ａ’ｉ−例として第２図に示す。
幅器は、同一に形成されており、その−例として、ＷＧ
Ｐ増幅器１６ａ’ｉ−例として第２図に示す。
第２図に示すように、信号入力端２０を介して、ゲート
位相制御回路１５から第３図（ａ）に示す広幅ゲートパ
ルスが、ＡＮＤ回路２３Ｐ、２３Ｎの一方の入力端に入
力されている。発振器２１は第３図（ｂ）に示すような
デユーティ５０％のパルス（ｂ） ｅ発生するものであ
り、このパルス（ｂ）は前記アンド回路２３Ｐの他の入
力端に直接に、まだ反転回路２２によって反転させた第
３図（Ｃ）に示すパルス（Ｃ）がアンド回路２３Ｎの他
の入力端に、それぞれ人力されている。これらのＡＮＤ
回路２３ Ｐ、 ２３Ｎの出力は、増幅回路２４Ｐ、２
４Ｎのトランジスタのベースに入力されてお、９、ＡＮ
Ｄ回路２３Ｐ。
位相制御回路１５から第３図（ａ）に示す広幅ゲートパ
ルスが、ＡＮＤ回路２３Ｐ、２３Ｎの一方の入力端に入
力されている。発振器２１は第３図（ｂ）に示すような
デユーティ５０％のパルス（ｂ） ｅ発生するものであ
り、このパルス（ｂ）は前記アンド回路２３Ｐの他の入
力端に直接に、まだ反転回路２２によって反転させた第
３図（Ｃ）に示すパルス（Ｃ）がアンド回路２３Ｎの他
の入力端に、それぞれ人力されている。これらのＡＮＤ
回路２３ Ｐ、 ２３Ｎの出力は、増幅回路２４Ｐ、２
４Ｎのトランジスタのベースに入力されてお、９、ＡＮ
Ｄ回路２３Ｐ。
２３Ｎの出力が′１＃のときに、増幅回路２４Ｐ。
２４Ｎはオンするようになっている。この増幅回路２４
Ｐ、２４Ｎのエミッタは共通に接続され、さらに電＃Ｉ
２５と限流抵抗２６を介して、パルストランス２７０１
次巻線の中間タップに接続されている。この１次巻線の
両端は、それぞれ前記増幅回路２４Ｐ、２４Ｎのコレク
タに接続されている。パルストランス２７の２次巻線は
整流回路２８と、ゲート抵抗２９を介して、サイリスタ
７ａのゲートとカソード間に接続されている。
Ｐ、２４Ｎのエミッタは共通に接続され、さらに電＃Ｉ
２５と限流抵抗２６を介して、パルストランス２７０１
次巻線の中間タップに接続されている。この１次巻線の
両端は、それぞれ前記増幅回路２４Ｐ、２４Ｎのコレク
タに接続されている。パルストランス２７の２次巻線は
整流回路２８と、ゲート抵抗２９を介して、サイリスタ
７ａのゲートとカソード間に接続されている。
このように構成されることから、入力される広幅ゲート
パルス（ａ）と、発振器２１と反転回路２２から出力さ
れるパルス（ｂ）又は（Ｃ）によって、増幅口Ｍ２４Ｐ
、２４Ｎが交互にオンオフされ、パルストランス２７の
出力は、第３図（ｆ）に示すように、増幅された波形の
信号となシ、さらに整流回路２８によって整流され、第
３図（ωに示す波形の広幅ゲートパルスとなってサイリ
スタ７ａのゲートに印加される。
パルス（ａ）と、発振器２１と反転回路２２から出力さ
れるパルス（ｂ）又は（Ｃ）によって、増幅口Ｍ２４Ｐ
、２４Ｎが交互にオンオフされ、パルストランス２７の
出力は、第３図（ｆ）に示すように、増幅された波形の
信号となシ、さらに整流回路２８によって整流され、第
３図（ωに示す波形の広幅ゲートパルスとなってサイリ
スタ７ａのゲートに印加される。
ところが、上述の従来方式によれば、発振器２１の発振
開始が、入力される広幅ゲートパルス（ａ）に同期され
ていなかったこと、また、広幅ゲートパルス（ａ）のパ
ルス幅は必ずしも、発振器２１によシ発生されるパルス
（ｂ）の幅の偶数倍とはならなイコトから、パルストラ
ンス２７が飽和されてしまうことがあるという欠点があ
った。即ち、第３図（ａ）に示すタイミングに、幅Ｔ１
の広幅ゲートパルス（ａ）１が入力されたとすると、パ
ルストランス２７の励磁状態は、第３図（ｆ）から判る
ように、正側と負側の電圧・時間積に差が生ずる（図示
の場合は正側か大）。このような励磁状態にあるパルス
トランス２７に対し、次に入力される広幅ゲートパルス
（ａ）２が第３図（ａ）に示すタイミングｔ３で入力さ
れると、つまり、正側を励磁するタイミングであると、
パルストランス２７が飽和して、同図（ｆ）に示すよう
に時間ｔ４で出力が出なくなってしまい、サイリスタ７
ａのゲートに印加されるパルス幅がＴ２となる。このパ
ルス幅１゛２がサイリスタ７ａの許容最小ゲートパルス
幅以下の場合には、素子内のゲート信号の拡がシが十分
でないときに電流が流されてしまうことになるので、サ
イリスタフａを破損させてしまう虞れがある。
開始が、入力される広幅ゲートパルス（ａ）に同期され
ていなかったこと、また、広幅ゲートパルス（ａ）のパ
ルス幅は必ずしも、発振器２１によシ発生されるパルス
（ｂ）の幅の偶数倍とはならなイコトから、パルストラ
ンス２７が飽和されてしまうことがあるという欠点があ
った。即ち、第３図（ａ）に示すタイミングに、幅Ｔ１
の広幅ゲートパルス（ａ）１が入力されたとすると、パ
ルストランス２７の励磁状態は、第３図（ｆ）から判る
ように、正側と負側の電圧・時間積に差が生ずる（図示
の場合は正側か大）。このような励磁状態にあるパルス
トランス２７に対し、次に入力される広幅ゲートパルス
（ａ）２が第３図（ａ）に示すタイミングｔ３で入力さ
れると、つまり、正側を励磁するタイミングであると、
パルストランス２７が飽和して、同図（ｆ）に示すよう
に時間ｔ４で出力が出なくなってしまい、サイリスタ７
ａのゲートに印加されるパルス幅がＴ２となる。このパ
ルス幅１゛２がサイリスタ７ａの許容最小ゲートパルス
幅以下の場合には、素子内のゲート信号の拡がシが十分
でないときに電流が流されてしまうことになるので、サ
イリスタフａを破損させてしまう虞れがある。
また、入力される広幅ゲートパルス（ａ）のタイミング
、又はそのパルス幅ｒｌ＋１によっては、前記ゲートに
印加されるパルス幅Ｉｌ＋ 、が１零”になってしまう
ことが考えられる。この場合には、時間ｔ６において初
めてサイリスタ７ａにゲートパルスが印加されることに
なシ、第１図に示すような、複数のサイリスタ７８〜７
ｎは、それぞれのＷＧＰ増幅器１６ａ〜１６ｎによって
、異なるタイミングで点弧されてしまうことになる。こ
れによって、先に点弧されたサイリスタに過大な負荷電
流が流れてしまい、素子が破損されてしまうという虞れ
があった。
、又はそのパルス幅ｒｌ＋１によっては、前記ゲートに
印加されるパルス幅Ｉｌ＋ 、が１零”になってしまう
ことが考えられる。この場合には、時間ｔ６において初
めてサイリスタ７ａにゲートパルスが印加されることに
なシ、第１図に示すような、複数のサイリスタ７８〜７
ｎは、それぞれのＷＧＰ増幅器１６ａ〜１６ｎによって
、異なるタイミングで点弧されてしまうことになる。こ
れによって、先に点弧されたサイリスタに過大な負荷電
流が流れてしまい、素子が破損されてしまうという虞れ
があった。
本発明の目的は、パルストランスの飽和を防止させる機
能を備えた広幅パルス増幅器を提供することにある。
能を備えた広幅パルス増幅器を提供することにある。
本発明は、励据用の発振器を入力される広幅パルスの立
上シに同期させて起動させるようにし、且つ、パルスト
ランスの正側と負側の励磁電圧・時間積の差を所定値以
下とさせるように制御するようＫして、パルストランス
の飽和を防止させようとするものである。
上シに同期させて起動させるようにし、且つ、パルスト
ランスの正側と負側の励磁電圧・時間積の差を所定値以
下とさせるように制御するようＫして、パルストランス
の飽和を防止させようとするものである。
以下、本発明を実施例に基づいて説明する。
第４図に本発明の一実施例の回路構成図を示す。
第４図において、一点鎖＃Ｊ３０によシ囲まれた回路が
、本発明の特徴とする入力同期回路３０であシ、他は第
２図図示従来例と同一構成であるから、同一符号を付し
て説明を省略する。入力同期回路３０において゛、バッ
ファ３８は入力される広幅ゲートパルスに反転同期して
トランジスタ３８ａがオン・オフされるように形成され
、コンパレータ３７は２つの入力信号ＡｌとＢ１と全比
較し、Ａ１≧Ｂｌのときトランジスタ３７ａがオンされ
、Ａｔ＜Ｂｓのときオフされるように形成されている。
、本発明の特徴とする入力同期回路３０であシ、他は第
２図図示従来例と同一構成であるから、同一符号を付し
て説明を省略する。入力同期回路３０において゛、バッ
ファ３８は入力される広幅ゲートパルスに反転同期して
トランジスタ３８ａがオン・オフされるように形成され
、コンパレータ３７は２つの入力信号ＡｌとＢ１と全比
較し、Ａ１≧Ｂｌのときトランジスタ３７ａがオンされ
、Ａｔ＜Ｂｓのときオフされるように形成されている。
このコンパレータ３７の信号Ａ、の入力端はコンデンサ
３２を介して接地され、且つ抵抗３１゜３３の直列回路
を介して電源＋Ｖｃｃに接続されている。一方、信号Ｂ
１の入力端は抵抗３４を介して電源＋Ｖｃｃに接続され
、且つ抵抗３５を介して接地され、さらに、抵抗３６を
介゛してコンパレータ３７の出力端に接続されている。
３２を介して接地され、且つ抵抗３１゜３３の直列回路
を介して電源＋Ｖｃｃに接続されている。一方、信号Ｂ
１の入力端は抵抗３４を介して電源＋Ｖｃｃに接続され
、且つ抵抗３５を介して接地され、さらに、抵抗３６を
介゛してコンパレータ３７の出力端に接続されている。
前記抵抗３１と３３の接続点は、コンパレータ３７の出
力端と、抵抗３９を介してバッファ３８の出力端と、コ
ンパレータ４０Ｐ、４ＯＮの信号Ａ、、Ａ、の入力端と
拠、それぞれ接続されている。このコンパレータ４０Ｐ
、４ＯＮの信号Ｂ２− Ｂｓの入力端は、それぞれ定電
圧源Ｖ１２． ＶＩｇＫ接続されている。
力端と、抵抗３９を介してバッファ３８の出力端と、コ
ンパレータ４０Ｐ、４ＯＮの信号Ａ、、Ａ、の入力端と
拠、それぞれ接続されている。このコンパレータ４０Ｐ
、４ＯＮの信号Ｂ２− Ｂｓの入力端は、それぞれ定電
圧源Ｖ１２． ＶＩｇＫ接続されている。
このコンパレータ４０Ｐ、４ＯＮの出力端は、増幅回路
２４Ｐ、２４Ｎのトランジスタのペースに接続されてい
る。
２４Ｐ、２４Ｎのトランジスタのペースに接続されてい
る。
このように構成される実施例の動作について、第５図に
示すタイムチャートを参照しながら説明する。
示すタイムチャートを参照しながら説明する。
まず、第５図（ａ）に示す広幅ゲートパルス（ａ）が、
“０”の１１以前の各部の動作状態は、バッファ３８は
オンされておシ、この状態でコンパレータ３７の入力信
号ＡＩ 、Ｂ１の関係が、第５図（Ｃ）に示すように、
Ａ４ 〈Ｂｌ となるように回路定数が選定されている
ことから、コンパレータ４０Ｐ。
“０”の１１以前の各部の動作状態は、バッファ３８は
オンされておシ、この状態でコンパレータ３７の入力信
号ＡＩ 、Ｂ１の関係が、第５図（Ｃ）に示すように、
Ａ４ 〈Ｂｌ となるように回路定数が選定されている
ことから、コンパレータ４０Ｐ。
４ＯＮの入力信号Ａ２ 、 Ａ３ Ｉｔま、第５図（ｂ
）に示すように、抵抗３３と３９とで定まる電圧Ｖ２に
なっている。次に、ｔｌにおいて広幅ゲートパルス（ａ
）が１″１”に立上ると、バッファ３８がオフするため
、前記入力信号に２ 、Ａ３は電圧■１に変化すると同
時に、コンパレータ３７の入力信号８重の電圧は■５に
変化し、さらに、入力信号Ａｌの電圧はコンデンサ３２
の充電に伴って、第５図（Ｃ）に示すようにｖ１＋に向
って徐々に増加される。この信号へ１が１２において重
ｌ１ｌｌＥＶ５に達しだとき、コンパレータ３７がＡン
されるため、コンパレータ４ｏＰ、４ｏＮの入力信号Ａ
２．Ａ３Ｆｉ″Ｏｎになる。また、同時に信号Ｂｆの電
圧がｖ５からｖ４に変わるとともに、コンデンサ３２の
放電によって信号Ａ、の電圧はＶ４に向って低下される
。
）に示すように、抵抗３３と３９とで定まる電圧Ｖ２に
なっている。次に、ｔｌにおいて広幅ゲートパルス（ａ
）が１″１”に立上ると、バッファ３８がオフするため
、前記入力信号に２ 、Ａ３は電圧■１に変化すると同
時に、コンパレータ３７の入力信号８重の電圧は■５に
変化し、さらに、入力信号Ａｌの電圧はコンデンサ３２
の充電に伴って、第５図（Ｃ）に示すようにｖ１＋に向
って徐々に増加される。この信号へ１が１２において重
ｌ１ｌｌＥＶ５に達しだとき、コンパレータ３７がＡン
されるため、コンパレータ４ｏＰ、４ｏＮの入力信号Ａ
２．Ａ３Ｆｉ″Ｏｎになる。また、同時に信号Ｂｆの電
圧がｖ５からｖ４に変わるとともに、コンデンサ３２の
放電によって信号Ａ、の電圧はＶ４に向って低下される
。
ｔ３において信号Ａ１の電圧が■４以下に達すると、コ
ンパレータ３７は再びオフされてｔｌの状態にもどシ、
同様の動作が繰り返される。
ンパレータ３７は再びオフされてｔｌの状態にもどシ、
同様の動作が繰り返される。
広幅ゲートパルス（ａ）がｔ４において′０”になルト
、ハンファ３８がオンさし、コンパレータ４０Ｐ、４Ｏ
Ｎの人力信号Ａ！ 、Ａｓは、一時的に前述の電圧■２
になり、コンパレータ３７の入力信号Ｂ！の電圧はｖ３
となる。これによって、Ａ、≧Ｂｌの関係となシ、コン
パレータ３７がオンされて、入力信号Ａ１の電圧はコン
デンサ３２の放電につれて、第５図（Ｃ）の時間１４〜
１５間に示すように、Ｖ４に向って低下される。この間
、コンパレータ４０Ｐ、４ＯＮの人力信号Ａ２１Ａ３は
′０°”となシ、コンパレータ３７の入力信号Ｂ１ｉ、
ｉＶ４になっている。１ｓにおいて、Ａ１がｖ４以下に
達すると、コンパレータ３７はオフされ、再びコンパレ
ータ４０Ｐ、４ＯＮの入力信号Ａ２ 、Ａｓはｖ２に固
定され、コンパレータ３７の人力信号に１．Ｂｔはそれ
ぞれＶｚ 、 Ｖｓになり、初期の状態に戻される。
、ハンファ３８がオンさし、コンパレータ４０Ｐ、４Ｏ
Ｎの人力信号Ａ！ 、Ａｓは、一時的に前述の電圧■２
になり、コンパレータ３７の入力信号Ｂ！の電圧はｖ３
となる。これによって、Ａ、≧Ｂｌの関係となシ、コン
パレータ３７がオンされて、入力信号Ａ１の電圧はコン
デンサ３２の放電につれて、第５図（Ｃ）の時間１４〜
１５間に示すように、Ｖ４に向って低下される。この間
、コンパレータ４０Ｐ、４ＯＮの人力信号Ａ２１Ａ３は
′０°”となシ、コンパレータ３７の入力信号Ｂ１ｉ、
ｉＶ４になっている。１ｓにおいて、Ａ１がｖ４以下に
達すると、コンパレータ３７はオフされ、再びコンパレ
ータ４０Ｐ、４ＯＮの入力信号Ａ２ 、Ａｓはｖ２に固
定され、コンパレータ３７の人力信号に１．Ｂｔはそれ
ぞれＶｚ 、 Ｖｓになり、初期の状態に戻される。
入力同期発掘器３０のこのような動作によって、コンパ
レータ４０Ｐ、４ＯＮの出力は、コン１（レータ３７の
発振に同期して、交互に増幅回路２４Ｐ。
レータ４０Ｐ、４ＯＮの出力は、コン１（レータ３７の
発振に同期して、交互に増幅回路２４Ｐ。
２４Ｎをオンさせ、これによってパルストランス２７は
、第５図（ｆ）に示すように正側、負側に交互に励磁さ
れ、このパルストランス２７の出力は整流回路２８によ
って第５図（ｇ）に示すように整流され、増幅された広
幅ゲートパルスとなって、サイリスタ７ａのゲートに印
加される。パルストランス２７の励磁は、単に入力され
る広幅ゲートパルス（ａ）の幅に合わせてｔ４にて停止
させると、第５図（ｆ）に示すｔ４直前の励磁時間Ｔ４
だけ正側励磁が大きくなってしまうが、ｔ４にて励Ｗｉ
ヲ停止させずに、コンデンサ３２と抵抗３１の直列回路
の充放電特性を利用して、Ｔ４に相当する時間１゛５だ
け負側に励磁させている。これによって、パルストラン
ス２７の正側と負側の励磁電圧・時間積の差を殆んどな
くすることができるので、パルストランス２７の飽和が
防止される。
、第５図（ｆ）に示すように正側、負側に交互に励磁さ
れ、このパルストランス２７の出力は整流回路２８によ
って第５図（ｇ）に示すように整流され、増幅された広
幅ゲートパルスとなって、サイリスタ７ａのゲートに印
加される。パルストランス２７の励磁は、単に入力され
る広幅ゲートパルス（ａ）の幅に合わせてｔ４にて停止
させると、第５図（ｆ）に示すｔ４直前の励磁時間Ｔ４
だけ正側励磁が大きくなってしまうが、ｔ４にて励Ｗｉ
ヲ停止させずに、コンデンサ３２と抵抗３１の直列回路
の充放電特性を利用して、Ｔ４に相当する時間１゛５だ
け負側に励磁させている。これによって、パルストラン
ス２７の正側と負側の励磁電圧・時間積の差を殆んどな
くすることができるので、パルストランス２７の飽和が
防止される。
なお、第５図（ａ）と（ｇ）から明らかなように、増幅
された広幅ゲートパルス（ｇ）のパルス幅は、Ｔ１１分
だけ広げられたものとなるが、一般に、サイリスタは広
幅ゲートパルス（ａ）に同期してオフされるものではな
いので支障はない。この時間Ｔ５はサイリスタのターン
オフ時間よシも十分短くなるように、回路に数ｆ：選定
すべきことは叶うまでもない。
された広幅ゲートパルス（ｇ）のパルス幅は、Ｔ１１分
だけ広げられたものとなるが、一般に、サイリスタは広
幅ゲートパルス（ａ）に同期してオフされるものではな
いので支障はない。この時間Ｔ５はサイリスタのターン
オフ時間よシも十分短くなるように、回路に数ｆ：選定
すべきことは叶うまでもない。
従って、本実施例によれば、入力の広幅ゲートパルスの
立上シに同期させて励振用の発振器が作動開始され、且
つパルストランスの正側と負荷の励磁電圧・時間積の差
を所定値以下にすることができることから、パルストラ
ンスの飽和を防止させることができるという効果がある
。
立上シに同期させて励振用の発振器が作動開始され、且
つパルストランスの正側と負荷の励磁電圧・時間積の差
を所定値以下にすることができることから、パルストラ
ンスの飽和を防止させることができるという効果がある
。
第６図に、本発明の他の実施例を示す。第６図の実施例
において、第４図示実施例と異なる点は、パルストラン
ス２７の１次巻線中間タップを、コンデンサ４１を介し
て接地した点と、入力の広幅）、−５パルス（ａ）カ″
′ＯＩ′のときの、コンパレータ４０Ｐ、４ＯＮの入力
信号Ａ、、Ａ、の電圧をＶｚよりも畠いｖ／ｌに設定変
更した点にある。
において、第４図示実施例と異なる点は、パルストラン
ス２７の１次巻線中間タップを、コンデンサ４１を介し
て接地した点と、入力の広幅）、−５パルス（ａ）カ″
′ＯＩ′のときの、コンパレータ４０Ｐ、４ＯＮの入力
信号Ａ、、Ａ、の電圧をＶｚよりも畠いｖ／ｌに設定変
更した点にある。
このように構成することによって、第７図に示す各部の
動作波形のタイムチャートのように、コンパレータ３７
の人力信号Ｂ！の最初のパルス幅が、同図（Ｃ）に示す
ように、狭い幅Ｉｆ６のものとなる。これに合わせて、
パルストランス２７に最初に加わる励磁電圧は、広幅ゲ
ートノ＜ルス（ａ）が６０″′のときにコンデンサ４１
に充電された電圧が重畳されるので、電源２５の電圧Ｖ
６よりも大きなり７となる。
動作波形のタイムチャートのように、コンパレータ３７
の人力信号Ｂ！の最初のパルス幅が、同図（Ｃ）に示す
ように、狭い幅Ｉｆ６のものとなる。これに合わせて、
パルストランス２７に最初に加わる励磁電圧は、広幅ゲ
ートノ＜ルス（ａ）が６０″′のときにコンデンサ４１
に充電された電圧が重畳されるので、電源２５の電圧Ｖ
６よりも大きなり７となる。
一般に、サイリスタのゲートパルス電圧は、点弧立上シ
時には大きな電圧を要するが、そ杵以後は小さな電圧で
十分である。したがって、ｖ７を所定の電圧になるよう
に選定すれば、相対的に１２〜１Ｓ間のパルス電圧を低
減できるので、電源２５の電圧Ｖ６を小さなものとする
ことができるという効果がある。
時には大きな電圧を要するが、そ杵以後は小さな電圧で
十分である。したがって、ｖ７を所定の電圧になるよう
に選定すれば、相対的に１２〜１Ｓ間のパルス電圧を低
減できるので、電源２５の電圧Ｖ６を小さなものとする
ことができるという効果がある。
〔発明の効果〕
以上説明したように、本発明によれば、パルストランス
の飽和を防止させることができるという効果がある。
の飽和を防止させることができるという効果がある。
第１図は本発明の対象となる一例のサイリスタ変換装置
の全体ブロック図、第２図は従来のノくルス増幅器の回
路構成図、第３図（ａ）〜（ｇ）は従来例の動作タイム
チャート、第４図は本発明の一実施例のパルス増幅器の
回路構成図、第５図（ａ）〜（ｇ）は第４図示実施例の
動作タイムチャート、第６図は本発明の他の実施例の回
路構成図、第７図（ａ）〜（ｇ）は第６図示実施例の動
作タイムチャート。 ２４Ｐ、２４Ｎ・・・増幅回路、２５・・・電源、２７
・・・パルストランス、３０・・・入力同期発振回路、
３７・・・コンパレータ、３８・・・バッファ、４０Ｐ
、４ＯＮ・・・コンパレータ、４１・・・コンデンサ。 代理人 弁理士 高橋唄、−Ａ。 １、′ご゛ １’ｙ、’ｌ・・□ 一′ノ〜ｔ １ 口
の全体ブロック図、第２図は従来のノくルス増幅器の回
路構成図、第３図（ａ）〜（ｇ）は従来例の動作タイム
チャート、第４図は本発明の一実施例のパルス増幅器の
回路構成図、第５図（ａ）〜（ｇ）は第４図示実施例の
動作タイムチャート、第６図は本発明の他の実施例の回
路構成図、第７図（ａ）〜（ｇ）は第６図示実施例の動
作タイムチャート。 ２４Ｐ、２４Ｎ・・・増幅回路、２５・・・電源、２７
・・・パルストランス、３０・・・入力同期発振回路、
３７・・・コンパレータ、３８・・・バッファ、４０Ｐ
、４ＯＮ・・・コンパレータ、４１・・・コンデンサ。 代理人 弁理士 高橋唄、−Ａ。 １、′ご゛ １’ｙ、’ｌ・・□ 一′ノ〜ｔ １ 口
Claims (1)
- 【特許請求の範囲】 １、巻線の両端が各々増幅回路を介して電源の負極に接
続され中間タップが前記電極の正極に接続された１次巻
線と整流回路を介してサイリスタ素子のゲートに接続さ
れた２次巻線とからなるパルストランスと、入力される
広幅パルスに応じて前記増幅回路を交互にオンオフする
励振発振回路とを備えた広幅パルス増幅器において、前
記励振発振回路は、入力広幅パルスの立上シに同期して
一定周期の励振パルスを発生するように形成され、且つ
、前記入力広幅パルスの立下り後に前記パルストランス
の出力パルスの正側と負側の電圧・時間積の差が所定値
以下となるように前記励振パルスの発振を停止させるよ
うに形成された入力同期発振回路であることを特徴とす
る広幅パルス増幅器。 （２、特許請求の範囲第１項記載の発明において、前記
ｔのに並列にコンデンサが接続されていることを特徴と
する広幅パルス増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19350282A JPS5983571A (ja) | 1982-11-05 | 1982-11-05 | ゲートパルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19350282A JPS5983571A (ja) | 1982-11-05 | 1982-11-05 | ゲートパルス発生装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31088691A Division JPH053668A (ja) | 1991-11-26 | 1991-11-26 | パルストランスの励振パルス発生方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5983571A true JPS5983571A (ja) | 1984-05-15 |
| JPH0424951B2 JPH0424951B2 (ja) | 1992-04-28 |
Family
ID=16309111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19350282A Granted JPS5983571A (ja) | 1982-11-05 | 1982-11-05 | ゲートパルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5983571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007336618A (ja) * | 2006-06-12 | 2007-12-27 | Pre-Tech Co Ltd | 高周波用高出力回路 |
| JP2014155386A (ja) * | 2013-02-12 | 2014-08-25 | Auto Network Gijutsu Kenkyusho:Kk | 生成装置及び変換装置 |
-
1982
- 1982-11-05 JP JP19350282A patent/JPS5983571A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007336618A (ja) * | 2006-06-12 | 2007-12-27 | Pre-Tech Co Ltd | 高周波用高出力回路 |
| JP2014155386A (ja) * | 2013-02-12 | 2014-08-25 | Auto Network Gijutsu Kenkyusho:Kk | 生成装置及び変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0424951B2 (ja) | 1992-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4719559A (en) | Current-mode control of capacitively coupled power converters | |
| US3264548A (en) | D. c. to a. c. inverter circuits | |
| US3930194A (en) | Inverter control circuit | |
| JPS5983571A (ja) | ゲートパルス発生装置 | |
| US4158224A (en) | Inverter apparatus | |
| JP2020108246A (ja) | 制御回路、および、ｄｃ／ｄｃコンバータ装置 | |
| US3354375A (en) | Thyristor system for controlling direct current | |
| JPS5972934A (ja) | 高誘導性負荷用交流電源 | |
| US3427471A (en) | Phase angle detector | |
| US3441831A (en) | Dc to ac converter | |
| JPH053668A (ja) | パルストランスの励振パルス発生方法 | |
| JP2663535B2 (ja) | アーク加工用電源装置 | |
| US6201716B1 (en) | Controller of power supplying apparatus with short circuit preventing means | |
| SU754379A1 (ru) | Стабилизированный источник питания переменного напряжения 1 | |
| US3377543A (en) | High power converter | |
| JPH0223113Y2 (ja) | ||
| SU966681A1 (ru) | Источник питани посто нного напр жени | |
| SU1005239A1 (ru) | Устройство дл защиты обмоток возбуждени синхронного генератора | |
| JPS58218880A (ja) | インバ−タ回路 | |
| JP2948863B2 (ja) | インバータ | |
| JP2718252B2 (ja) | 電源装置 | |
| SU951594A1 (ru) | Преобразователь сетевого напр жени | |
| SU1325635A1 (ru) | Стабилизированный преобразователь переменного напр жени в посто нное | |
| JPS5838075B2 (ja) | 高周波インバ−タ | |
| US20040071002A1 (en) | Method and apparatus for reducing no-load core loss in inverters |