JPH04245467A - 混成集積機能回路装置 - Google Patents
混成集積機能回路装置Info
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- JPH04245467A JPH04245467A JP979091A JP979091A JPH04245467A JP H04245467 A JPH04245467 A JP H04245467A JP 979091 A JP979091 A JP 979091A JP 979091 A JP979091 A JP 979091A JP H04245467 A JPH04245467 A JP H04245467A
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- Japan
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- chip
- circuit
- hybrid integrated
- integrated functional
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000007789 sealing Methods 0.000 claims abstract description 4
- 239000003989 dielectric material Substances 0.000 abstract description 3
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- 239000000615 nonconductor Substances 0.000 description 12
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
Landscapes
- Combinations Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【０００２】
【産業上の利用分野】本発明は混成集積機能回路装置に
係り、特に信頼性向上のためチップ素子実装面を封止す
る電気絶縁体層面に、さらに電子部品の実装が可能な回
路パターンが形設された混成集積機能回路装置に関する
。
係り、特に信頼性向上のためチップ素子実装面を封止す
る電気絶縁体層面に、さらに電子部品の実装が可能な回
路パターンが形設された混成集積機能回路装置に関する
。
【０００３】
【従来の技術】たとえば、電子機器類の小形化や回路機
能の向上などに対応して、たとえば半導体チップなどの
電子部品を搭載・実装して成る混成集積機能回路装置に
おいても、配線の微細化や高密度実装化などが図られて
いる。すなわち、高密度に配線（高密度回路パターン化
）された回路基板面に、たとえば、半導体チップ、チッ
プ抵抗、チップコンデンサなどの素子を搭載・実装して
、混成集積機能回路装置を小形化と大容量化することが
試みられている。図２はこのような混成集積機能回路装
置の構成を展開して斜視的に示したもので、１は回路パ
ターン２を有し半導体チップ３ａ、チップ抵抗３ｂおよ
びチップコンデンサ３ｃなどのチップ素子３を実装した
回路基板、４は前記回路基板１の少なくともチップ素子
３実装面を封止するキャップ状の電気絶縁体であり、た
とえば樹脂系の接着剤などを用いて気密に封止された構
成を成している。
能の向上などに対応して、たとえば半導体チップなどの
電子部品を搭載・実装して成る混成集積機能回路装置に
おいても、配線の微細化や高密度実装化などが図られて
いる。すなわち、高密度に配線（高密度回路パターン化
）された回路基板面に、たとえば、半導体チップ、チッ
プ抵抗、チップコンデンサなどの素子を搭載・実装して
、混成集積機能回路装置を小形化と大容量化することが
試みられている。図２はこのような混成集積機能回路装
置の構成を展開して斜視的に示したもので、１は回路パ
ターン２を有し半導体チップ３ａ、チップ抵抗３ｂおよ
びチップコンデンサ３ｃなどのチップ素子３を実装した
回路基板、４は前記回路基板１の少なくともチップ素子
３実装面を封止するキャップ状の電気絶縁体であり、た
とえば樹脂系の接着剤などを用いて気密に封止された構
成を成している。
【０００４】
【発明が解決しようとする課題】しかし、前記構成の混
成集積機能回路装置の場合は、実用上次のような問題が
ある。すなわち、前記構成においては、回路パターン２
の形成領域およびチップ素子３を実装する基板面に限界
があるため、小形化と大容量化を十分図り得ないという
問題がある。つまり、高密度実装化は、たとえば回路基
板１を大形化するかあるいは複数枚を離隔して多段的に
配置することによって達成し得るが、平面的にもしくは
立体的に大形化するため、所要のコンパクト化が損なわ
れるということになる。特に、回路基板１を複数枚離隔
して多段的に配置することは、構成が繁雑化するばかり
でなく構造的に信頼性の問題が新たに生じる。
成集積機能回路装置の場合は、実用上次のような問題が
ある。すなわち、前記構成においては、回路パターン２
の形成領域およびチップ素子３を実装する基板面に限界
があるため、小形化と大容量化を十分図り得ないという
問題がある。つまり、高密度実装化は、たとえば回路基
板１を大形化するかあるいは複数枚を離隔して多段的に
配置することによって達成し得るが、平面的にもしくは
立体的に大形化するため、所要のコンパクト化が損なわ
れるということになる。特に、回路基板１を複数枚離隔
して多段的に配置することは、構成が繁雑化するばかり
でなく構造的に信頼性の問題が新たに生じる。
【０００５】本発明は上記事情に対処してなされたもの
で、小形化と大容量化が容易に達成されるとともに、信
頼性の高い混成集積機能回路装置の提供を目的とする。
で、小形化と大容量化が容易に達成されるとともに、信
頼性の高い混成集積機能回路装置の提供を目的とする。
【０００６】
【０００７】
【課題を解決するための手段】本発明に係る混成集積機
能回路装置は、第１の回路パターンを有し半導体チップ
を含むチップ素子を実装した回路基板と、前記回路基板
の少なくともチップ素子実装面を封止する電気絶縁体層
と、前記電気絶縁体層露出面に形成され前記第１の回路
パターンに電気的に接続する第２の回路パターンとを具
備して成ることを特徴とする。
能回路装置は、第１の回路パターンを有し半導体チップ
を含むチップ素子を実装した回路基板と、前記回路基板
の少なくともチップ素子実装面を封止する電気絶縁体層
と、前記電気絶縁体層露出面に形成され前記第１の回路
パターンに電気的に接続する第２の回路パターンとを具
備して成ることを特徴とする。
【０００８】
【作用】本発明に係る混成集積機能回路装置においては
、第１の回路パターンを有し半導体チップを含むチップ
素子を実装した回路基板の少なくともチップ素子実装面
を封止する電気絶縁体層面に、他の実装用電子部品の実
装が可能な第２の回路パターンが形成されている。つま
り、封止体としの電気絶縁体層面が利用され、この面に
実装用電子部品の実装が可能な第２の回路パターンが形
成されているため、配線密度向上および電子部品の実装
密度の向上が図られ、混成集積機能回路装置の小形化と
大容量化が達成される。
、第１の回路パターンを有し半導体チップを含むチップ
素子を実装した回路基板の少なくともチップ素子実装面
を封止する電気絶縁体層面に、他の実装用電子部品の実
装が可能な第２の回路パターンが形成されている。つま
り、封止体としの電気絶縁体層面が利用され、この面に
実装用電子部品の実装が可能な第２の回路パターンが形
成されているため、配線密度向上および電子部品の実装
密度の向上が図られ、混成集積機能回路装置の小形化と
大容量化が達成される。
【０００９】
【実施例】以下図１を参照して本発明の実施例を説明す
る。
る。
【００１０】図１は本発明に係る混成集積機能回路装置
の構成例を展開して斜視図で、１は回路パターン２を有
し半導体チップ３ａ、チップ抵抗３ｂおよびチップコン
デンサ３ｃなどのチップ素子３を実装した回路基板であ
る。また、４′は前記回路基板１に嵌合して回路基板１
上に実装された半導体チップ３ａ、チップ抵抗３ｂおよ
びチップコンデンサ３ｃなどのチップ素子３を気密に封
止するキャップ状の電気絶縁体であり、さらに４は前記
キャップ状の電気絶縁体４′に嵌合して気密に封止する
キャップ状の電気絶縁体である。しかして、前記キャッ
プ状の電気絶縁体４′およびキャップ状の電気絶縁体４
は、それぞれ回路基板１やキャップ状の電気絶縁体４′
に嵌合された状態で、たとえば樹脂系の接着剤などを用
いて気密に封止される構成を成している。ところで本発
明においては、前記キャップ状の電気絶縁体４′の上面
に、上記第１の回路パターン２と電気的に接続する第２
の回路パターン２′が一体的に形設されており、しかも
この第２の回路パターン２′は、図示のように要すれば
半導体チップ３ａ′、チップ抵抗３ｂ′およびチップコ
ンデンサ３ｃ′などのチップ素子３′を実装し得るよう
に構成されている。
の構成例を展開して斜視図で、１は回路パターン２を有
し半導体チップ３ａ、チップ抵抗３ｂおよびチップコン
デンサ３ｃなどのチップ素子３を実装した回路基板であ
る。また、４′は前記回路基板１に嵌合して回路基板１
上に実装された半導体チップ３ａ、チップ抵抗３ｂおよ
びチップコンデンサ３ｃなどのチップ素子３を気密に封
止するキャップ状の電気絶縁体であり、さらに４は前記
キャップ状の電気絶縁体４′に嵌合して気密に封止する
キャップ状の電気絶縁体である。しかして、前記キャッ
プ状の電気絶縁体４′およびキャップ状の電気絶縁体４
は、それぞれ回路基板１やキャップ状の電気絶縁体４′
に嵌合された状態で、たとえば樹脂系の接着剤などを用
いて気密に封止される構成を成している。ところで本発
明においては、前記キャップ状の電気絶縁体４′の上面
に、上記第１の回路パターン２と電気的に接続する第２
の回路パターン２′が一体的に形設されており、しかも
この第２の回路パターン２′は、図示のように要すれば
半導体チップ３ａ′、チップ抵抗３ｂ′およびチップコ
ンデンサ３ｃ′などのチップ素子３′を実装し得るよう
に構成されている。
【００１１】なお、上記構成例では第２の回路パターン
２′を上面に形成したキャップ状の電気絶縁体力４′を
回路基板１に嵌合して、回路基板１上に実装された半導
体チップ３ａ、チップ抵抗３ｂおよびチップコンデンサ
３ｃなどのチップ素子３を気密に封止した構成を示した
が、たとえば回路基板１上に実装された半導体チップ３
ａ、チップ抵抗３ｂおよびチップコンデンサ３ｃなどの
チップ素子３を樹脂モールドして気密に封止した後、こ
の樹脂モールド層上に第２の回路パターン２′を形成す
る構成とし、この第２の回路パターン２′に所要のチッ
プ素子３′のような電子部品素子を搭載・実装した後、
これらのチップ素子３′を樹脂モールドして気密に封止
した構成としてもよい。さらに、前記では、所要のチッ
プ素子３、３′のような電子部品素子の搭載・実装され
た回路パターン２，２′を２段配置した構成を例示した
が、３段以上配置する構成としてもよいし、またその構
成は回路基板１に対して両面型な構成であっても勿論よ
く、形状も前記例示のものに限定されるものではない。
２′を上面に形成したキャップ状の電気絶縁体力４′を
回路基板１に嵌合して、回路基板１上に実装された半導
体チップ３ａ、チップ抵抗３ｂおよびチップコンデンサ
３ｃなどのチップ素子３を気密に封止した構成を示した
が、たとえば回路基板１上に実装された半導体チップ３
ａ、チップ抵抗３ｂおよびチップコンデンサ３ｃなどの
チップ素子３を樹脂モールドして気密に封止した後、こ
の樹脂モールド層上に第２の回路パターン２′を形成す
る構成とし、この第２の回路パターン２′に所要のチッ
プ素子３′のような電子部品素子を搭載・実装した後、
これらのチップ素子３′を樹脂モールドして気密に封止
した構成としてもよい。さらに、前記では、所要のチッ
プ素子３、３′のような電子部品素子の搭載・実装され
た回路パターン２，２′を２段配置した構成を例示した
が、３段以上配置する構成としてもよいし、またその構
成は回路基板１に対して両面型な構成であっても勿論よ
く、形状も前記例示のものに限定されるものではない。
【００１２】
【発明の効果】上記のように、本発明に係る混成集積機
能回路装置は、半導体チップ３ａ ，３ａ′、チップ抵
抗３ｂ， ３ｂ′およびチップコンデンサ３ｃ， ３ｃ
′などのチップ素子３を実装する回路パターン層が多段
的に、かつ一体的に構成されている。つまり、立体的な
配線および実装構造を成し、実装の高密度化により機能
的な大容量化を果たしつつ、一方では緻密な一体化によ
って効果的に小形化を達成している。かくして、本発明
の混成集積機能回路装置は、機能的に大容量でありなが
ら比較的コンパクトなものとして電子機器類の機能向上
などに大きく寄与するものといえる。
能回路装置は、半導体チップ３ａ ，３ａ′、チップ抵
抗３ｂ， ３ｂ′およびチップコンデンサ３ｃ， ３ｃ
′などのチップ素子３を実装する回路パターン層が多段
的に、かつ一体的に構成されている。つまり、立体的な
配線および実装構造を成し、実装の高密度化により機能
的な大容量化を果たしつつ、一方では緻密な一体化によ
って効果的に小形化を達成している。かくして、本発明
の混成集積機能回路装置は、機能的に大容量でありなが
ら比較的コンパクトなものとして電子機器類の機能向上
などに大きく寄与するものといえる。
【図１】 本発明に係る混成集積機能回路装置の構成
例を示す展開図。
例を示す展開図。
【図２】 従来の混成集積機能回路装置の構成を示す
展開図。
展開図。
１…回路基板 ２…第１の回路パターン
２′…第２の回路パターン ３，３′…
チップ素子 ３ａ， ３ａ′…半導体チップ
３ｂ， ３ｂ′…抵抗チップ
３ｃ， ３ｃ′…チップコンデンサ ４，４
′…キャップ状電気絶縁体（絶縁体層）
２′…第２の回路パターン ３，３′…
チップ素子 ３ａ， ３ａ′…半導体チップ
３ｂ， ３ｂ′…抵抗チップ
３ｃ， ３ｃ′…チップコンデンサ ４，４
′…キャップ状電気絶縁体（絶縁体層）
Claims (1)
- 【請求項１】 第１の回路パターンを有し半導体チッ
プを含むチップ素子を実装した回路基板と、前記回路基
板の少なくともチップ素子実装面を封止する電気絶縁体
層と、前記電気絶縁体層露出面に形成され前記第１の回
路パターンに電気的に接続する第２の回路パターンとを
具備して成ることを特徴とする混成集積機能回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP979091A JPH04245467A (ja) | 1991-01-30 | 1991-01-30 | 混成集積機能回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP979091A JPH04245467A (ja) | 1991-01-30 | 1991-01-30 | 混成集積機能回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245467A true JPH04245467A (ja) | 1992-09-02 |
Family
ID=11730017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP979091A Pending JPH04245467A (ja) | 1991-01-30 | 1991-01-30 | 混成集積機能回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245467A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600175A (en) * | 1994-07-27 | 1997-02-04 | Texas Instruments Incorporated | Apparatus and method for flat circuit assembly |
| US5811880A (en) * | 1996-03-28 | 1998-09-22 | Intel Corporation | Design for mounting discrete components inside an integrated circuit package for frequency governing of microprocessors |
-
1991
- 1991-01-30 JP JP979091A patent/JPH04245467A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600175A (en) * | 1994-07-27 | 1997-02-04 | Texas Instruments Incorporated | Apparatus and method for flat circuit assembly |
| US5729053A (en) * | 1994-07-27 | 1998-03-17 | Texas Instruments Incorporated | Apparatus and method for flat circuit assembly |
| US5811880A (en) * | 1996-03-28 | 1998-09-22 | Intel Corporation | Design for mounting discrete components inside an integrated circuit package for frequency governing of microprocessors |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000725 |