JPH04243232A - 薄膜トランジスタマトリクスおよびその製造方法 - Google Patents
薄膜トランジスタマトリクスおよびその製造方法Info
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- JPH04243232A JPH04243232A JP3004225A JP422591A JPH04243232A JP H04243232 A JPH04243232 A JP H04243232A JP 3004225 A JP3004225 A JP 3004225A JP 422591 A JP422591 A JP 422591A JP H04243232 A JPH04243232 A JP H04243232A
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Landscapes
- Liquid Crystal (AREA)
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示パネルの駆動に
用いる薄膜トランジスタ（ＴＦＴ） マトリクスおよび
製造方法に関する。
用いる薄膜トランジスタ（ＴＦＴ） マトリクスおよび
製造方法に関する。
【０００２】ＴＦＴ マトリクス駆動の液晶表示パネル
は， すでに小型テレビ等で実用化されており，さらに
大型テレビやラップトップ型パソコンのディスプレイに
需要が見込まれている。
は， すでに小型テレビ等で実用化されており，さらに
大型テレビやラップトップ型パソコンのディスプレイに
需要が見込まれている。
【０００３】特に， 情報端末機器に用いる場合は１個
の画素欠陥があっても，誤情報として読み取られる可能
性があるため，無欠陥で作成される必要がある。本発明
はこの必要性に対応したＴＦＴ マトリクスの構造と製
法に利用できる。
の画素欠陥があっても，誤情報として読み取られる可能
性があるため，無欠陥で作成される必要がある。本発明
はこの必要性に対応したＴＦＴ マトリクスの構造と製
法に利用できる。
【０００４】
【従来の技術】アクティブマトリクス駆動方式による液
晶表示パネルは， ドット表示を行う個々の画素に対応
してマトリクス状にＴＦＴ を配置して， 各画素にメ
モリ機能を持たせコントラストよく多ラインの表示を行
っている。
晶表示パネルは， ドット表示を行う個々の画素に対応
してマトリクス状にＴＦＴ を配置して， 各画素にメ
モリ機能を持たせコントラストよく多ラインの表示を行
っている。
【０００５】このような液晶表示パネルは， 例えば，
それぞれＸ，Ｙ方向に交差して配置された多数のスキ
ャンバスライン（ゲートバスライン）とデータバスライ
ンで（ドレインバスライン）に駆動電圧を印加して，各
バスラインの交差部に設けられたＴＦＴ を選択駆動す
ることにより， 対応する所望の画素をドット表示する
ように構成されている。 １）図８に発明１の従来例によるＴＦＴ マトリクス回
路図である。
それぞれＸ，Ｙ方向に交差して配置された多数のスキ
ャンバスライン（ゲートバスライン）とデータバスライ
ンで（ドレインバスライン）に駆動電圧を印加して，各
バスラインの交差部に設けられたＴＦＴ を選択駆動す
ることにより， 対応する所望の画素をドット表示する
ように構成されている。 １）図８に発明１の従来例によるＴＦＴ マトリクス回
路図である。
【０００６】図において，１はＴＦＴ ，２は画素電極
，３はスキャンバスライン，３Ｇはゲート，４はデータ
バスラインである。この例は，１個の画素電極に１個の
ＴＦＴ が接続され，このＴＦＴ のゲートはスキャン
バスライン３に，ドレインはデータバスライン４に，ソ
ースは画素電極２に接続されており，画素電極２にＴＦ
Ｔ を通してデータ電圧を書き込む構成となっている。
，３はスキャンバスライン，３Ｇはゲート，４はデータ
バスラインである。この例は，１個の画素電極に１個の
ＴＦＴ が接続され，このＴＦＴ のゲートはスキャン
バスライン３に，ドレインはデータバスライン４に，ソ
ースは画素電極２に接続されており，画素電極２にＴＦ
Ｔ を通してデータ電圧を書き込む構成となっている。
【０００７】ここで，ＴＦＴ ，データバスライン，画
素電極等のパターニング時において，塵の付着等により
，ＴＦＴ とデータバスライン間（Ａ部），あるいはＴ
ＦＴ と画素電極間（Ｂ部）が接続されない断線欠陥が
発生する場合がある。このようなときは，画素電極には
正常なデータが書き込まれず，表示上の画素欠陥となり
表示品質を低下させる。
素電極等のパターニング時において，塵の付着等により
，ＴＦＴ とデータバスライン間（Ａ部），あるいはＴ
ＦＴ と画素電極間（Ｂ部）が接続されない断線欠陥が
発生する場合がある。このようなときは，画素電極には
正常なデータが書き込まれず，表示上の画素欠陥となり
表示品質を低下させる。
【０００８】そこで，断線が生じても画素欠陥とならな
いように冗長性を持たせたＴＦＴ マトリクスの例を図
９に示す。図９は発明１の他の従来例によるＴＦＴ マ
トリクス回路図である。
いように冗長性を持たせたＴＦＴ マトリクスの例を図
９に示す。図９は発明１の他の従来例によるＴＦＴ マ
トリクス回路図である。
【０００９】この例では，１個の画素電極に２個のＴＦ
Ｔ が接続され，これらのＴＦＴ はそれぞれ同一の駆
動信号が加えられる別々のスキャンバスライン３に接続
されている。このような構成によれば，２個のＴＦＴ
のうち，どちらか一方のＡ部またはＢ部の断線欠陥が発
生しても，欠陥が発生していないＴＦＴ により，画素
には正常なデータが書き込まれ画素欠陥を生じない。
Ｔ が接続され，これらのＴＦＴ はそれぞれ同一の駆
動信号が加えられる別々のスキャンバスライン３に接続
されている。このような構成によれば，２個のＴＦＴ
のうち，どちらか一方のＡ部またはＢ部の断線欠陥が発
生しても，欠陥が発生していないＴＦＴ により，画素
には正常なデータが書き込まれ画素欠陥を生じない。
【００１０】ところが，ゲートとスキャンバスライン３
間（Ｃ部）に断線欠陥が生じた場合は，Ｃ部に断線を生
じたＴＦＴ のゲート電位は浮遊状態であるため，ソー
スとドレイン間の抵抗は １ ＭΩ程度となりＴＦＴ
は常にＯＮ状態となる。 ２）図１０ （Ａ）〜（Ｃ） は発明２の従来例の製造
方法を説明する平面図である。
間（Ｃ部）に断線欠陥が生じた場合は，Ｃ部に断線を生
じたＴＦＴ のゲート電位は浮遊状態であるため，ソー
スとドレイン間の抵抗は １ ＭΩ程度となりＴＦＴ
は常にＯＮ状態となる。 ２）図１０ （Ａ）〜（Ｃ） は発明２の従来例の製造
方法を説明する平面図である。
【００１１】図１０（Ａ） において，ガラス基板上に
ゲート電極３Ａ，ゲートバスライン３，駆動ドライバ接
続用のゲート端子３Ｂを同一導電膜をパターニングして
形成する。 図１０（Ｂ） において，プラズマ気相成長（Ｐ−ＣＶ
Ｄ） 法により，ゲート絶縁膜，動作半導体膜，チャネ
ル保護膜およびコンタクト膜を形成し， その上にドレ
イン電極４Ｄ，ドレインバスライン４，駆動ドライバ接
続用のドレイン端子４Ｂを同一導電膜をパターニングし
て形成する。
ゲート電極３Ａ，ゲートバスライン３，駆動ドライバ接
続用のゲート端子３Ｂを同一導電膜をパターニングして
形成する。 図１０（Ｂ） において，プラズマ気相成長（Ｐ−ＣＶ
Ｄ） 法により，ゲート絶縁膜，動作半導体膜，チャネ
ル保護膜およびコンタクト膜を形成し， その上にドレ
イン電極４Ｄ，ドレインバスライン４，駆動ドライバ接
続用のドレイン端子４Ｂを同一導電膜をパターニングし
て形成する。
【００１２】図１０（Ｃ） において，透明導電膜によ
り画素電極２を形成する。
り画素電極２を形成する。
【００１３】
【発明が解決しようとする課題】１）１画素当たり２個
のＴＦＴ を持つ従来例においては，一方のＴＦＴ が
正常であってもＣ部に断線欠陥が生じたＴＦＴ により
，誤ったデータが書き込まれるため画素欠陥になるとい
う問題が発生していた。 ２）従来の製造方法では，製造工程中にＴＦＴ はゲー
ト絶縁膜を介して浮遊状態にあり，製造工程中に何らか
の原因によりゲート／ドレイン間に静電気等の電圧が印
加された場合に，ＴＦＴ が破壊し画素欠陥を発生する
という問題があった。
のＴＦＴ を持つ従来例においては，一方のＴＦＴ が
正常であってもＣ部に断線欠陥が生じたＴＦＴ により
，誤ったデータが書き込まれるため画素欠陥になるとい
う問題が発生していた。 ２）従来の製造方法では，製造工程中にＴＦＴ はゲー
ト絶縁膜を介して浮遊状態にあり，製造工程中に何らか
の原因によりゲート／ドレイン間に静電気等の電圧が印
加された場合に，ＴＦＴ が破壊し画素欠陥を発生する
という問題があった。
【００１４】本発明は１画素当たり２個のＴＦＴ を持
つＴＦＴ マトリクスにおいて，断線による画素欠陥を
防止し，表示パネルの信頼性の向上を目的とする。
つＴＦＴ マトリクスにおいて，断線による画素欠陥を
防止し，表示パネルの信頼性の向上を目的とする。
【００１５】
【課題を解決するための手段】上記課題の解決は，１）
透明絶縁性基板上に，薄膜トランジスタ（ＴＦＴ） （
１），画素電極（２），スキャンバスライン（３），デ
ータバスライン（４）を集積してなり，１画素当たり２
個のＴＦＴ を持ち， 該２個のＴＦＴはドレインがデ
ータバスライン（４）に接続され，ソースが画素電極（
２） に接続され， ゲートがそれぞれ同一駆動信号が
印加される別々のスキャンバスライン（３）に接続され
， かつ該２個のＴＦＴ のゲートが互いに接続されて
いる薄膜トランジスタマトリクス，あるいは２）透明絶
縁性基板上に，薄膜トランジスタ（ＴＦＴ） （１），
画素電極（２），ゲート電極膜で形成されるスキャンバ
スライン（３），ドレイン電極膜で形成されるデータバ
スライン（４）を形成する際，表示部以外の電極膜を残
して残留ゲート電極膜（３Ａ）および残留ドレイン電極
膜（４Ａ）を形成する工程と，該残留ゲート電極膜（３
Ａ）および残留ドレイン電極膜（４Ａ）をパターニング
して駆動ドライバ接続用のゲート端子（３Ｂ）およびド
レイン端子（３Ｂ）を形成する工程を有する薄膜トラン
ジスタマトリクスの製造方法，あるいは ３）前記該残留ゲート電極膜（３Ａ）と残留ドレイン電
極膜（４Ａ）とを接続することを特徴とする前記２）記
載の薄膜トランジスタマトリクスの製造方法により達成
される。
透明絶縁性基板上に，薄膜トランジスタ（ＴＦＴ） （
１），画素電極（２），スキャンバスライン（３），デ
ータバスライン（４）を集積してなり，１画素当たり２
個のＴＦＴ を持ち， 該２個のＴＦＴはドレインがデ
ータバスライン（４）に接続され，ソースが画素電極（
２） に接続され， ゲートがそれぞれ同一駆動信号が
印加される別々のスキャンバスライン（３）に接続され
， かつ該２個のＴＦＴ のゲートが互いに接続されて
いる薄膜トランジスタマトリクス，あるいは２）透明絶
縁性基板上に，薄膜トランジスタ（ＴＦＴ） （１），
画素電極（２），ゲート電極膜で形成されるスキャンバ
スライン（３），ドレイン電極膜で形成されるデータバ
スライン（４）を形成する際，表示部以外の電極膜を残
して残留ゲート電極膜（３Ａ）および残留ドレイン電極
膜（４Ａ）を形成する工程と，該残留ゲート電極膜（３
Ａ）および残留ドレイン電極膜（４Ａ）をパターニング
して駆動ドライバ接続用のゲート端子（３Ｂ）およびド
レイン端子（３Ｂ）を形成する工程を有する薄膜トラン
ジスタマトリクスの製造方法，あるいは ３）前記該残留ゲート電極膜（３Ａ）と残留ドレイン電
極膜（４Ａ）とを接続することを特徴とする前記２）記
載の薄膜トランジスタマトリクスの製造方法により達成
される。
【００１６】
【作用】１）発明１
図１は発明１の原理説明図である。
【００１７】図は本発明によるＴＦＴ マトリクス回路
図であり，従来例と同様に，１はＴＦＴ ，２は画素電
極，３はスキャンバスライン，３Ｇはゲート，３Ｃは２
個のＴＦＴ のゲート間接続配線， ４はデータバスラ
インを示す。
図であり，従来例と同様に，１はＴＦＴ ，２は画素電
極，３はスキャンバスライン，３Ｇはゲート，３Ｃは２
個のＴＦＴ のゲート間接続配線， ４はデータバスラ
インを示す。
【００１８】この例では，１個の画素電極に２個のＴＦ
Ｔ が接続され，これらのＴＦＴ はそれぞれ同一の駆
動信号が加えられる別々のスキャンバスライン３に接続
されている点は従来例と同様であるが，１個の画素電極
に接続される２個のＴＦＴ のゲートが相互に接続され
ている。
Ｔ が接続され，これらのＴＦＴ はそれぞれ同一の駆
動信号が加えられる別々のスキャンバスライン３に接続
されている点は従来例と同様であるが，１個の画素電極
に接続される２個のＴＦＴ のゲートが相互に接続され
ている。
【００１９】発明１では，１個の画素に接続されている
２個のＴＦＴ のゲートが接続されているため，どちら
か一方のＴＦＴ のゲートとスキャンバスラインの接続
部が断線しても， そのＴＦＴ のゲートは浮遊状態と
はならず， 正常に動作するため画素欠陥を生じない。
２個のＴＦＴ のゲートが接続されているため，どちら
か一方のＴＦＴ のゲートとスキャンバスラインの接続
部が断線しても， そのＴＦＴ のゲートは浮遊状態と
はならず， 正常に動作するため画素欠陥を生じない。
【００２０】また，どちらか一方のＴＦＴ とデータバ
スライン， またはＴＦＴ と画素電極間に断線欠陥が
生じても， 従来例と同様にして画素欠陥とはならない
ことはいうまでもない。 ２）発明２ 図３ （Ａ）〜（Ｃ） は発明２の原理説明図である。
スライン， またはＴＦＴ と画素電極間に断線欠陥が
生じても， 従来例と同様にして画素欠陥とはならない
ことはいうまでもない。 ２）発明２ 図３ （Ａ）〜（Ｃ） は発明２の原理説明図である。
【００２１】図３（Ａ） において，ガラス基板上にゲ
ート電極３Ｇ，ゲートバスライン３を同一導電膜をパタ
ーニングして形成し，表示部以外の導電膜を残す。残っ
たベタ導電膜を残留ゲート電極膜３Ａとする。
ート電極３Ｇ，ゲートバスライン３を同一導電膜をパタ
ーニングして形成し，表示部以外の導電膜を残す。残っ
たベタ導電膜を残留ゲート電極膜３Ａとする。
【００２２】図７（Ｂ） において，プラズマ気相成長
（Ｐ−ＣＶＤ） 法により，ゲート絶縁膜，動作半導体
膜，チャネル保護膜およびコンタクト膜を形成し， そ
の上にドレイン電極４Ｄ，ドレインバスライン４を同一
導電膜をパターニングして形成し，表示部以外の導電膜
を残す。残ったベタ導電膜を残留ドレイン電極膜４Ａと
する。
（Ｐ−ＣＶＤ） 法により，ゲート絶縁膜，動作半導体
膜，チャネル保護膜およびコンタクト膜を形成し， そ
の上にドレイン電極４Ｄ，ドレインバスライン４を同一
導電膜をパターニングして形成し，表示部以外の導電膜
を残す。残ったベタ導電膜を残留ドレイン電極膜４Ａと
する。
【００２３】図７（Ｃ） において，透明導電膜により
画素電極２を形成する。ついで， 残留ゲート電極膜３
Ａ， 残留ドレイン電極膜４Ａをパターニングして駆動
ドライバ接続用のゲート端子３Ｂとドレイン端子４Ｂを
形成する。
画素電極２を形成する。ついで， 残留ゲート電極膜３
Ａ， 残留ドレイン電極膜４Ａをパターニングして駆動
ドライバ接続用のゲート端子３Ｂとドレイン端子４Ｂを
形成する。
【００２４】発明２は，製造工程中の静電気等の障害を
防止するためにゲートとドレイン間を接続する方法が，
表示部外のベタ電極膜上で行うことにより，接続が容
易で確実であることを利用したもので， この結果，
工程中の静電気等に起因するＴＦＴ 破壊による短絡欠
陥が減少する。
防止するためにゲートとドレイン間を接続する方法が，
表示部外のベタ電極膜上で行うことにより，接続が容
易で確実であることを利用したもので， この結果，
工程中の静電気等に起因するＴＦＴ 破壊による短絡欠
陥が減少する。
【００２５】
【実施例】１）発明１
図２は発明１の一実施例によるＴＦＴ マトリクスの平
面図である。
面図である。
【００２６】図において，２個のＴＦＴ のゲートに接
続するスキャンバスライン３のパターニングの際に，２
個のＴＦＴ のゲート間の配線３Ｃを残すようにする。 配線３Ｃにより，２個のＴＦＴ のゲートがスキャンバ
スライン３に接続される側と反対側で互いに接続されて
いる。 ２）発明２ 図４〜図７は発明２の一実施例によるＴＦＴ マトリク
スの製造工程を説明する平面図と断面図である。
続するスキャンバスライン３のパターニングの際に，２
個のＴＦＴ のゲート間の配線３Ｃを残すようにする。 配線３Ｃにより，２個のＴＦＴ のゲートがスキャンバ
スライン３に接続される側と反対側で互いに接続されて
いる。 ２）発明２ 図４〜図７は発明２の一実施例によるＴＦＴ マトリク
スの製造工程を説明する平面図と断面図である。
【００２７】図４（Ａ） において，透明絶縁性基板の
ガラス基板上にゲート電極膜として厚さ８０ ｎｍ の
チタン（Ｔｉ）と厚さ１００ｎｍのアルミニウム（Ａｌ
）の２層膜を形成し，パターニングしてゲート電極３Ｇ
，ゲートバスライン３を形成する。
ガラス基板上にゲート電極膜として厚さ８０ ｎｍ の
チタン（Ｔｉ）と厚さ１００ｎｍのアルミニウム（Ａｌ
）の２層膜を形成し，パターニングしてゲート電極３Ｇ
，ゲートバスライン３を形成する。
【００２８】このとき，表示部以外のＴｉ／Ａｌ 膜を
残す。 残ったベタＴｉ／Ａｌ 膜を残留ゲート電極膜３Ａとす
る。図４ （Ｂ） ， （Ｃ）において，Ｐ−ＣＶＤ
法により，ゲート絶縁膜として厚さ３００ ｎｍの窒化
シリコン（Ｓｉ３Ｎ４） 膜１２，動作半導体膜として
厚さ１００ ｎｍのｎ型アモルファスシリコン（ａ−Ｓ
ｉ）膜１３，チャネル保護膜として厚さ１００ ｎｍの
二酸化シリコン（ＳｉＯ２）膜およびコンタクト膜とし
て厚さ ５０ ｎｍの ｎ＋ 型ａ−Ｓｉ膜１４を形成
する。
残す。 残ったベタＴｉ／Ａｌ 膜を残留ゲート電極膜３Ａとす
る。図４ （Ｂ） ， （Ｃ）において，Ｐ−ＣＶＤ
法により，ゲート絶縁膜として厚さ３００ ｎｍの窒化
シリコン（Ｓｉ３Ｎ４） 膜１２，動作半導体膜として
厚さ１００ ｎｍのｎ型アモルファスシリコン（ａ−Ｓ
ｉ）膜１３，チャネル保護膜として厚さ１００ ｎｍの
二酸化シリコン（ＳｉＯ２）膜およびコンタクト膜とし
て厚さ ５０ ｎｍの ｎ＋ 型ａ−Ｓｉ膜１４を形成
する。
【００２９】その上にドレイン電極膜として厚さ１００
ｎｍのＴｉ膜を被着し，パターニングしてドレイン電
極４Ｄ，ドレインバスライン４を形成する。このとき，
表示部以外の膜Ｔｉを残す。残ったベタＴｉ膜を残留ド
レイン電極膜４Ａとする。
ｎｍのＴｉ膜を被着し，パターニングしてドレイン電
極４Ｄ，ドレインバスライン４を形成する。このとき，
表示部以外の膜Ｔｉを残す。残ったベタＴｉ膜を残留ド
レイン電極膜４Ａとする。
【００３０】つぎに，ゲート絶縁膜で絶縁された残留ゲ
ート電極膜３Ａと残留ドレイン電極膜４Ａをレーザショ
ットにより接続する。図４（Ｃ）は接続部の断面を示す
。
ート電極膜３Ａと残留ドレイン電極膜４Ａをレーザショ
ットにより接続する。図４（Ｃ）は接続部の断面を示す
。
【００３１】図において，１１はガラス基板， ２はゲ
ート電極膜，１２はゲート絶縁膜， １３は動作半導体
層，１４はコンタクト層， ４はドレイン電極膜である
。図５において，スパッタ法を用いて，基板上に厚さ２
００ ｎｍのＩＴＯ（インジウムと錫の酸化物からなる
透明膜） 膜を被着し，パターニングして画素電極２を
形成する。
ート電極膜，１２はゲート絶縁膜， １３は動作半導体
層，１４はコンタクト層， ４はドレイン電極膜である
。図５において，スパッタ法を用いて，基板上に厚さ２
００ ｎｍのＩＴＯ（インジウムと錫の酸化物からなる
透明膜） 膜を被着し，パターニングして画素電極２を
形成する。
【００３２】図６ （Ａ），（Ｂ） において，通常の
リソグラフィを用いて， 残留ゲート電極膜３Ａと残留
ドレイン電極膜４Ａをパターニングして駆動ドライバ接
続用のゲート端子３Ｂとドレイン端子４Ｂを形成する。
リソグラフィを用いて， 残留ゲート電極膜３Ａと残留
ドレイン電極膜４Ａをパターニングして駆動ドライバ接
続用のゲート端子３Ｂとドレイン端子４Ｂを形成する。
【００３３】図７ （Ａ），（Ｂ） において，表示部
とゲート端子３Ｂをレジスト膜１５で覆い，ドライエッ
チングにより， Ｔｉ膜， ａ−Ｓｉ膜， Ｓｉ３Ｎ４
膜をエッチングしてＴｉ／Ａｌ 膜からなるゲート端
子３Ｂを露出させる。
とゲート端子３Ｂをレジスト膜１５で覆い，ドライエッ
チングにより， Ｔｉ膜， ａ−Ｓｉ膜， Ｓｉ３Ｎ４
膜をエッチングしてＴｉ／Ａｌ 膜からなるゲート端
子３Ｂを露出させる。
【００３４】このとき， Ｔｉ／Ａｌ 膜はＴｉ膜，
ａ−Ｓｉ膜， Ｓｉ３Ｎ４ 膜の各膜間のエッチングの
選択性によりゲート端子の形状で残る。つぎに， 成長
およびエッチング条件の一例を示す。 ａ−Ｓｉの成長条件 反応ガス： ２０％ＳｉＨ４／Ｈ２， ２００ ＳＣ
ＣＭ ガス圧力： ０．３ Ｔｏｒｒ ＲＦ 電力： ５０ Ｗ 基板温度： ２５０ ℃ ｎ＋ 型ａ−Ｓｉの成長条件 反応ガス： ２０％ＳｉＨ４／Ｈ２， １５０ ＳＣ
ＣＭ １％ ＰＨ３／Ｈ２， ３００ ＳＣＣＭ ガス
圧力： ０．３ Ｔｏｒｒ ＲＦ 電力： ５０ Ｗ 基板温度： １２０ ℃ ＳｉＯ２の成長条件 反応ガス： ２０％ＳｉＨ４／Ｈ２， ６５ ＳＣ
ＣＭＮ２Ｏ ， １８８ ＳＣＣＭ ガス圧力：
０．１５ Ｔｏｒｒ ＲＦ 電力： ５０ Ｗ 基板温度： ２６０℃ Ｓｉ３Ｎ４ の成長条件 反応ガス： ２０％ＳｉＨ４／Ｈ２， ５０ ＳＣ
ＣＭＮＨ３ ， ６５ ＳＣＣＭ ガス圧力：
０．２０ Ｔｏｒｒ ＲＦ 電力： ５０ Ｗ 基板温度： ２６０℃ ａ−Ｓｉのエッチング条件（ＲＩＥ， 反応性イオンエ
ッチング） 反応ガス： ＣＦ４ ，
１００ ＳＣＣＭ ガス圧力： ４０ Ｐａ ＲＦ 電力： ３００ Ｗ 基板温度： 室温 Ｓｉ３Ｎ４ のエッチング条件（ＣＤＥ，ケミカルドラ
イエッチング） 反応ガス： ＣＦ４ ， ２７０ Ｓ
ＣＣＭ ガス圧力： ３０ Ｐａ ＲＦ 電力： ５００ Ｗ 基板温度： 室温 Ｔｉのエッチング条件 反応ガス： ＣＣｌ４ ， １００ Ｓ
ＣＣＭ Ｏ２ ， ５ ＳＣＣＭ ガス
圧力： １０ Ｐａ ＲＦ 電力： ５００ Ｗ 基板温度： 室温
ａ−Ｓｉ膜， Ｓｉ３Ｎ４ 膜の各膜間のエッチングの
選択性によりゲート端子の形状で残る。つぎに， 成長
およびエッチング条件の一例を示す。 ａ−Ｓｉの成長条件 反応ガス： ２０％ＳｉＨ４／Ｈ２， ２００ ＳＣ
ＣＭ ガス圧力： ０．３ Ｔｏｒｒ ＲＦ 電力： ５０ Ｗ 基板温度： ２５０ ℃ ｎ＋ 型ａ−Ｓｉの成長条件 反応ガス： ２０％ＳｉＨ４／Ｈ２， １５０ ＳＣ
ＣＭ １％ ＰＨ３／Ｈ２， ３００ ＳＣＣＭ ガス
圧力： ０．３ Ｔｏｒｒ ＲＦ 電力： ５０ Ｗ 基板温度： １２０ ℃ ＳｉＯ２の成長条件 反応ガス： ２０％ＳｉＨ４／Ｈ２， ６５ ＳＣ
ＣＭＮ２Ｏ ， １８８ ＳＣＣＭ ガス圧力：
０．１５ Ｔｏｒｒ ＲＦ 電力： ５０ Ｗ 基板温度： ２６０℃ Ｓｉ３Ｎ４ の成長条件 反応ガス： ２０％ＳｉＨ４／Ｈ２， ５０ ＳＣ
ＣＭＮＨ３ ， ６５ ＳＣＣＭ ガス圧力：
０．２０ Ｔｏｒｒ ＲＦ 電力： ５０ Ｗ 基板温度： ２６０℃ ａ−Ｓｉのエッチング条件（ＲＩＥ， 反応性イオンエ
ッチング） 反応ガス： ＣＦ４ ，
１００ ＳＣＣＭ ガス圧力： ４０ Ｐａ ＲＦ 電力： ３００ Ｗ 基板温度： 室温 Ｓｉ３Ｎ４ のエッチング条件（ＣＤＥ，ケミカルドラ
イエッチング） 反応ガス： ＣＦ４ ， ２７０ Ｓ
ＣＣＭ ガス圧力： ３０ Ｐａ ＲＦ 電力： ５００ Ｗ 基板温度： 室温 Ｔｉのエッチング条件 反応ガス： ＣＣｌ４ ， １００ Ｓ
ＣＣＭ Ｏ２ ， ５ ＳＣＣＭ ガス
圧力： １０ Ｐａ ＲＦ 電力： ５００ Ｗ 基板温度： 室温
【００３５】
【発明の効果】１画素当たり２個のＴＦＴ を持つＴＦ
Ｔ マトリクスにおいて，断線による画素欠陥を防止し
，表示パネルの信頼性の向上し，高品質の表示装置が得
られた。
Ｔ マトリクスにおいて，断線による画素欠陥を防止し
，表示パネルの信頼性の向上し，高品質の表示装置が得
られた。
【００３６】また， 製造工程中の静電気等によるＴＦ
Ｔ のゲート／ドレイン間の短絡欠陥を減少させること
ができる。
Ｔ のゲート／ドレイン間の短絡欠陥を減少させること
ができる。
【図面の簡単な説明】
【図１】 発明１の原理説明図
【図２】 発明１の一実施例によるＴＦＴ マトリク
スの平面図 【図３】 発明２の原理説明図 【図４】 発明２の一実施例によるＴＦＴ マトリク
スの製造方法を説明する平面図と断面図（１） 【図５
】 発明２の一実施例によるＴＦＴ マトリクスの製
造方法を説明する平面図（２） 【図６】 発明２の一実施例によるＴＦＴ マトリク
スの製造方法を説明する平面図と断面図（３）【図７】
発明２の一実施例によるＴＦＴ マトリクスの製造
方法を説明する平面図と断面図（４）【図８】 発明
１の従来例によるＴＦＴ マトリクスの回路図 【図９】 発明１の他の従来例によるＴＦＴ マトリ
クス回路図 【図１０】 発明２の従来例の製造方法を説明する平
面図【符号の説明】 １ ＴＦＴ ２ 画素電極 ３ スキャンバスライン（ゲート電極膜）３Ａ 残
留ゲート電極膜 ３Ｂ ゲート端子 ３Ｃ ２個のＴＦＴ のゲート間接続配線３Ｇ ゲ
ート電極 ４ データバスライン（ドレイン電極膜）４Ａ 残
留ドレイン電極膜 ４Ｂ ドレイン端子 ４Ｄ ドレイン電極 １１ 透明絶縁性基板でガラス基板 １２ ゲート絶縁膜 １３ 動作半導体層ｎ型ａ−Ｓｉ層 １４ コンタクト層で ｎ＋ 型ａ−Ｓｉ層１５
レジスト膜
スの平面図 【図３】 発明２の原理説明図 【図４】 発明２の一実施例によるＴＦＴ マトリク
スの製造方法を説明する平面図と断面図（１） 【図５
】 発明２の一実施例によるＴＦＴ マトリクスの製
造方法を説明する平面図（２） 【図６】 発明２の一実施例によるＴＦＴ マトリク
スの製造方法を説明する平面図と断面図（３）【図７】
発明２の一実施例によるＴＦＴ マトリクスの製造
方法を説明する平面図と断面図（４）【図８】 発明
１の従来例によるＴＦＴ マトリクスの回路図 【図９】 発明１の他の従来例によるＴＦＴ マトリ
クス回路図 【図１０】 発明２の従来例の製造方法を説明する平
面図【符号の説明】 １ ＴＦＴ ２ 画素電極 ３ スキャンバスライン（ゲート電極膜）３Ａ 残
留ゲート電極膜 ３Ｂ ゲート端子 ３Ｃ ２個のＴＦＴ のゲート間接続配線３Ｇ ゲ
ート電極 ４ データバスライン（ドレイン電極膜）４Ａ 残
留ドレイン電極膜 ４Ｂ ドレイン端子 ４Ｄ ドレイン電極 １１ 透明絶縁性基板でガラス基板 １２ ゲート絶縁膜 １３ 動作半導体層ｎ型ａ−Ｓｉ層 １４ コンタクト層で ｎ＋ 型ａ−Ｓｉ層１５
レジスト膜
Claims (3)
- 【請求項１】 透明絶縁性基板上に，薄膜トランジス
タ（ＴＦＴ） （１），画素電極（２），スキャンバス
ライン（３），データバスライン（４）を集積してなり
，１画素当たり２個のＴＦＴ を持ち， 該２個のＴＦ
Ｔ はドレインがデータバスライン（４）に接続され，
ソースが画素電極（２） に接続され， ゲートがそれ
ぞれ同一駆動信号が印加される別々のスキャンバスライ
ン（３）に接続され， かつ該２個のＴＦＴ のゲート
が互いに接続されていることを特徴とする薄膜トランジ
スタマトリクス。 - 【請求項２】 透明絶縁性基板上に，薄膜トランジス
タ（ＴＦＴ） （１），画素電極（２），ゲート電極膜
で形成されるスキャンバスライン（３），ドレイン電極
膜で形成されるデータバスライン（４）を形成する際，
表示部以外の電極膜を残して残留ゲート電極膜（３Ａ）
および残留ドレイン電極膜（４Ａ）を形成する工程と，
該残留ゲート電極膜（３Ａ）および残留ドレイン電極膜
（４Ａ）をパターニングして駆動ドライバ接続用のゲー
ト端子（３Ｂ）およびドレイン端子（３Ｂ）を形成する
工程とを有することを特徴とする薄膜トランジスタマト
リクスの製造方法。 - 【請求項３】 前記該残留ゲート電極膜（３Ａ）と残
留ドレイン電極膜（４Ａ）とを接続することを特徴とす
る請求項２記載の薄膜トランジスタマトリクスの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP422591A JP2959133B2 (ja) | 1991-01-18 | 1991-01-18 | 薄膜トランジスタマトリクスおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP422591A JP2959133B2 (ja) | 1991-01-18 | 1991-01-18 | 薄膜トランジスタマトリクスおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04243232A true JPH04243232A (ja) | 1992-08-31 |
| JP2959133B2 JP2959133B2 (ja) | 1999-10-06 |
Family
ID=11578645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP422591A Expired - Lifetime JP2959133B2 (ja) | 1991-01-18 | 1991-01-18 | 薄膜トランジスタマトリクスおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959133B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5715025A (en) * | 1993-02-22 | 1998-02-03 | Goldstar Co., Ltd. | Active matrix for liquid crystal displays in which a data bus consists of two data subbuses and each data subbus is separated from an adjacent data bus by one display electrode |
| KR100289538B1 (ko) * | 1998-05-20 | 2001-06-01 | 김순택 | 박막트랜지스터 액정표시소자의 배선 레이아웃 |
| KR100616443B1 (ko) * | 1999-06-23 | 2006-08-29 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시소자의 박막 트랜지스터 어레이 기판 |
-
1991
- 1991-01-18 JP JP422591A patent/JP2959133B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5715025A (en) * | 1993-02-22 | 1998-02-03 | Goldstar Co., Ltd. | Active matrix for liquid crystal displays in which a data bus consists of two data subbuses and each data subbus is separated from an adjacent data bus by one display electrode |
| KR100289538B1 (ko) * | 1998-05-20 | 2001-06-01 | 김순택 | 박막트랜지스터 액정표시소자의 배선 레이아웃 |
| US6340998B1 (en) | 1998-05-20 | 2002-01-22 | Samsung Display Devices Co., Ltd | Thin film transistor liquid crystal display including at least three transistors associated with an unit pixel |
| KR100616443B1 (ko) * | 1999-06-23 | 2006-08-29 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시소자의 박막 트랜지스터 어레이 기판 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2959133B2 (ja) | 1999-10-06 |
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