JPH04242127A

JPH04242127A - 導波型光検出器

Info

Publication number: JPH04242127A
Application number: JP1585791A
Authority: JP
Inventors: Hideaki Nojiri; 英章野尻; Tamayo Hiroki; 広木　珠代
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-01-16
Filing date: 1991-01-16
Publication date: 1992-08-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積型光デバイスなど
を作製する為に必要な伝搬損失の小さな導波路を有する
導波型光検出器に関する。

【０００２】

【従来の技術】従来、導波路と受光器（受光検出部）を
組み合わせたデバイスとしては、例えば米国特許第４，
３６０，２４６号公報に開示されているデバイスがある
。ここでは、図６に示す如く、基板６１は半絶縁性Ｇａ
Ａｓで形成され、第１クラッド層６２はノンドープ（φ
−）Ａｌｙ　Ｇａ１−ｙ　Ａｓ（厚さ０．５μｍ〜１μ
ｍ）で形成され、導波路６３はφ−Ａｌｘ　Ｇａ１−ｘ
　Ａｓ（厚さ２μｍ〜５μｍ）と厚く設けられ、更に光
吸収層６４としてｎ−ＧａＡｓが厚さ０．１μｍ〜１μ
ｍで積層されている。ここで、第１クラッド層６２の屈
折率を光吸収層６４の屈折率より小さくする為に、ｘと
ｙの関係はｘ＜ｙである。

【０００３】光吸収層６４は、ＧａＡｓとＡｌＧａＡｓ
の選択エッチングを用いてｎ−ＧａＡｓ６４を島状に形
成しφ−Ａｌｘ　Ｇａ１−ｘ　Ａｓ６３の表面を露出さ
せて形成される。更に、３次元導波路７０を形成する為
に、空気よりも屈折率の大きい誘電体６５（例えば、二
酸化シリコン）をストライプ状に設けて導波路と導波路
以外の部分の等価屈折率を変え導波路６３における横方
向の光閉じ込めを行なっている。

【０００４】動作としては、信号光７４は端面７２側に
おいて入力され導波路６３を伝搬していく。伝搬した光
は上下のクラッド層であるφ−Ａｌｙ　Ｇａ１−ｙ　Ａ
ｓ６２と誘電体６５により閉じ込められ、Ｂ−Ｂ′点に
おいて導波路６３よりも屈折率の大きいｎ−ＧａＡｓ６
４に達し導波路から光がｎ−ＧａＡｓ層６４に漏れ出す
。この漏れ光はｎ−ＧａＡｓ層６４で吸収され電子・正
孔を生成する。この従来例では、受光器の構造がＦＥＴ
構造となっており、前記のキャリアのうち電子は吸収層
６４上部に設けた１組のオーミック電極６６、６７によ
り取り出され、光の検出が行なわれる。また、正孔はゲ
ート電極６８より取り出される構造になっている。

【０００５】

【発明が解決しようとする課題】しかし、上記従来例で
は、入力信号光７４はＡｌｙ　Ｇａ１−ｙ　Ａｓ６２を
導波する波長である為に、導波光のエネルギーＥｓ　が
次の範囲になければならない。１．４２＜Ｅｓ　＜１．４２＋１．２４７×ｙ　　（ｅ
Ｖ）ここで、上記従来例に記載されたｙを代入して計算
をし、波長に換算するとほぼ０．６４μｍ〜０．８７μ
ｍである。この波長範囲をもとに導波路のモード計算を
行なうと、この導波路はマルチモードとなる。導波路が
マルチモードである場合、伝搬する光は高次モードにな
る程速度が遅いことが知られている。この為に、受光器
から出力される電気信号と入力信号を比較すると出力信
号の立ち下がりが悪い波形となり、Ｓ／Ｎ比が高く取れ
ないという欠点があった。また、成膜時に厚膜混晶を成
膜方向に均一に製作することは困難であるし、３次元導
波路７０としての横方向の閉じ込めは誘電体６５と空気
の屈折率の差を用いるのみなので弱くなっている言う欠
点があった。更に、導波路として混晶導波路を用いてい
るので吸収端がだらだらしており、入力信号の波長を吸
収端より相当短くしなければならないと言う欠点もあっ
た。

【０００６】従って、本発明の目的は、この問題点に鑑
み、少なくとも、光導波路を薄膜化しシングルモード化
した導波型光検出器を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成する本発
明による導波型光検出器においては、光が入力される半
導体光導波路と該光導波路を伝搬してきた光を受光して
検出する受光検出部を有し、該光導波路が半導体薄膜で
形成され（バルクの薄膜導波路層を含んだり、超格子薄
膜構造の導波路層を含んだりする）その膜厚が入力光の
導波モード条件においてシングルモードである様に設定
されていることを特徴とする。

【０００８】より具体的には、前記光導波路は、入力光
を３次元的に閉じ込める為に、この光導波路層がこれよ
りも大きなバンドギャップを持つ半導体薄膜であるクラ
ッド層により上下を挟まれ、且つ該光導波路の積層方向
に対する水平方向に屈折率差のある領域が設けられてい
たり、前記受光検出部の光吸収層が前記光導波路の上部
クラッド層上に位置し、該光吸収層のバンドギャップが
入力光のエネルギーよりも小さく且つ該クラッド層のバ
ンドギャップよりも小さく設定され、該光吸収層には、
移動度の高い材料で、信号検出の為のキャリアの取り出
し電極が設けられていたり、前記受光検出部が、増幅機
能を持たせる為、電極構造において１組のオ−ミック電
極とショットキー電極を設けたＦＥＴ構造を含んだり、
前記受光検出部のショットキー電極の長手方向が入力光
の伝搬方向と同じに合わせられていたりする。また、前
記半導体薄膜が３−５族であり、光吸収層以外の層の導
電型が半絶縁性であり、光吸収層の導電型がｎ型であっ
たり、基板が４族であり、基板以外の層が３−５族であ
り、光吸収層以外の層の導電型が半絶縁性であり、光吸
収層の導電型がｎ型であったりする。

【０００９】

【実施例】以下、本発明の第１実施例を図１で説明する
。図１において、ＧａＡｓの半絶縁性基板１上に、順に
、バッファ層としてφ−ＧａＡｓ層２を０．５μｍ積層
し、第１クラッド層としてφ−Ａｌ０．５　Ｇａ０．５
　Ａｓ層３を厚さ１．５μｍ積層し、導波路層４として
φ−Ａｌ０．２　Ｇａ０．８　Ａｓ層を０．３９積層し
、第２クラッド層としてφ−Ａｌ０．５　Ｇａ０．５　
Ａｓ層５を厚さ０．３μｍ積層する。更に、その上に能
動層６としてＳｉを１．０×１０１７ｃｍ−３ドーピン
グしたｎ−ＧａＡｓ層を０．２μｍ積層する。本実施例
では受光器としてＦＥＴ型光検出器を設けている。ＦＥ
Ｔの構成としてはオーミック電極であるソース電極１１
とドレイン電極１３にＡｕ−Ｇｅ／Ｎｉ／Ａｕを用い、
ゲート電極１２にＡｌを蒸着している。デバイス寸法と
しては、ゲート長さ２μｍ、ゲート幅１００μｍ、ソー
ス・ゲート間隔１μｍ、ゲート・ドレイン間隔４μｍで
ある。第２クラッド層５とゲート電極１２との間にはＳ
ｉＯ２　絶縁層７が設けられている。

【００１０】本実施例の結晶成長方法としては分子線エ
ピタキシー法（ＭＢＥ）、有機金属ＣＶＤ法（ＭＯ−Ｃ
ＶＤ）等がある。この様にして作製されたウェハーのデ
バイスプロセスを次に説明する。

【００１１】（１）第２クラッド層５上に能動層６を積
層後、フォトリソグラフィにより能動層６のｎ−ＧａＡ
ｓを選択的にエッチングする。選択エッチング方法は、
ウェットエッチングの場合、エッチャントとして過酸化
水素（２００ｃｃ）とアンモニア水（１ｃｃ）でエッチ
ングし、ドライエッチングの場合はＣＣｌ２　Ｆ２　を
用いたＲＩＥ（反応性イオンエッチング）によりＧａＡ
ｓのみを選択的にエッチングする。（２）サンプルを加熱してスパッタ蒸着装置により２酸
化シリコン７を蒸着する。（３）フォトリソグラフィにより能動層６以外の部分を
レジストで覆いバッファフッ酸（ＢＨＦ）によりエッチ
ングする。（４）フォトリソグラフィにより導波路をパターニング
し、導波路以外の部分の２酸化シリコンをＢＨＦにより
エッチングする。（５）第２クラッド層５のφ−Ａｌ０．５　Ｇａ０．５
　Ａｓを０．２８μｍ、Ｃｌ２　ガスを用いたＲＩＢＥ
（反応性イオンビームエッチング）によりエッチングし
導波路を形成する。（６）レジストマスクを剥離し能動層６の表面と導波路
以外の部分のφ−Ａｌ０．５　Ｇａ０．５　Ａｓの表面
を保護する為に窒化シリコン（不図示）をＣＶＤ法によ
り蒸着する。（７）ソース・ドレイン電極パターニングを行なう。（８）ＣＦ４　ガスを用いたＲＩＥでソース・ドレイン
電極の窒化シリコンをエッチングする。（９）Ａｕ−Ｇｅ／Ｎｉ／Ａｕを連続蒸着する。（１０）Ａｚリムーバー（ｒｅｍｏｖｅｒ）を加熱しレ
ジストを剥離することで電極部以外のＡｕ−Ｇｅ／Ｎｉ
／Ａｕを除去する。（１１）能動層６と電極のオーミックコンタクトを取る
ためにアロイ化を行なう。（１２）ゲート電極パターニングを行なう。（１３）ＣＦ４　ガスを用いたＲＩＥによりゲート電極
部の窒化シリコンをエッチングする。（１４）ゲート材料としてＡｌをＥＢ（電子ビーム）蒸
着する。（１５）Ａｚリムーバーを加熱してレジストを剥離する
ことでゲート電極部以外のＡｌを除去する。（１６）半絶縁性基板１をラッピングしデバイス全体の
厚みを１００μｍから１５０μｍとする。（１７）Ａｕ−Ｇｅ／Ｎｉ／Ａｕ（不図示）を連続蒸着
する。（１８）基板１との密着性を良くする為にアロイ化を行
なう。（１９）実装用基板に実装して外部とのコンタクトを取
る。

【００１２】以上の様に作製したデバイスの動作につい
て説明する。図２の如く、ドレイン電極１３にソース電
極１１に対して正の電界ＶＤ　を印加し、ゲート電極１
２にソース電極１１に対して負の電界を印加する。ゲー
ト電極１２はショットキー電極であるので逆バイアスを
印加することにより空乏層２０が能動層６内に伸びる。この空乏層幅はゲート電圧ＶＧ　により変化し、それに
従ってチャネル幅が変化する。この結果、ドレイン電極
１３とソース電極１１間に流れるドレイン電流ＩＤ　が
変化する。空乏層２０が第２クラッド層５まで達すると
チャネルは閉じられドレイン電流ＩＤ　は流れなくなる
。作製したＦＥＴのＶＤ　−ＩＤ　特性からゲート電圧
のピンチオフ電圧を求めたところ大体−３Ｖであった。更に、このデバイスを図３に示す光学系に組み込み、信
号光としてλ＝８３０ｎｍ（Ｅｇ　＝１．４９４ｅＶ）
のレーザ光を該光学系により導波路層とカップリングさ
せ、信号光をデバイスに入力させた。

【００１３】本実施例の如くＦＥＴを受光器として動作
させる場合、応答を良くする為にはゲート電圧はピンチ
オフ電圧の値に設定する必要がある。本実施例ではＶＧ
　＝−３Ｖ、またドレイン電圧ＶＤ　は通常１から５Ｖ
印加するが、本実施例ではＶＤ　＝１．５Ｖ印加した。この時の暗電流はほぼ１０ｎＡ程度であった。

【００１４】図１の端面１６に入力した信号光１５は導
波路４を伝搬し受光部であるＦＥＴのソース・ドレイン
間に到達する。ＦＥＴ受光部に到達した信号光１５はＦ
ＥＴの能動層であるｎ−ＧａＡｓ層６のバンドギャップ
が〜１．４ｅＶであることからｎ−ＧａＡｓ層に吸収さ
れて電子と正孔を生成する。吸収によって生成された電
子はゲート・ドレイン電極間の電界によりドレイン電極
１３に達する。また、ゲート・ソース間の電子は空乏層
２０内を拡散しながらドレインに向かう。ただし、この
電流は非常に微小で実際に外部に取り出しフォトカレン
トとして観察することは困難である。

【００１５】また、正孔は電子と同様にゲート・ドレイ
ン電界によりゲート１２近傍の空乏層２０に拡散により
移動する。空乏層内に入った正孔はドリフトしてゲート
電極１２に到達する。この結果、ゲート電極１２にかか
っているポテンシャル障壁が下がり空乏層２０が収縮す
る。この空乏層が収縮している間のみＦＥＴの能動層６
にチャネルが存在してソース電極１１からドレイン電極
１３に電子が移動してドレイン電流が流れる。このドレ
イン電流は前述のフォトカレントとは異なりドレインに
掛けてある電圧と内部抵抗により決まる量であるから、
Ｓ／Ｎ比を考慮して決められる。

【００１６】ゲートに達した正孔はゲート電極１２から
外部回路に吸い出され外部回路の取り付けられているコ
ンデンサーを介して再結合して消滅すると同時に、ゲー
トに掛かっているポテンシャル障壁が信号入力以前の状
態に戻り空乏層２０が伸びて能動層のチャネルが閉じド
レイン電流が流れなくなる。

【００１７】本実施例において導波路はシングルモード
化している為に受光部から出力される電気信号の立ち下
がりが改善された。３次元導波路構造においては、リッ
ジ構造に限らず他の埋め込み構造でも同様な効果がある
。

【００１８】図４は第２実施例を示す。第１実施例と本
実施例との違いは、第１クラッド層３と第２クラッド層
５の間の導波路層が、φ−Ａｌ０．５　Ｇａ０．５　Ａ
ｓ（厚さ３０Åの障壁層）とφ−ＧａＡｓ（厚さ６０Å
の井戸層）を交互に積層して成る多重量子井戸（ＭＱＷ
）層（全体として厚さ０．３９μｍ）４４になっている
ことである。その他、作製プロセス、動作などについて
は第１実施例と実質的に同じである。本実施例において
も、導波路はシングルモード化されているので受光器か
ら出力される信号の立ち下がりが改善される。更に、導
波路をＭＱＷ構造としているので、相当吸収端に近い波
長の信号光でも伝搬させることができ、導波路の伝搬損
失も混晶導波路に比べて低減されている。

【００１９】図５は第３実施例を示す。第１クラッド層
３のφ−Ａｌ０．５　Ｇａ０．５　Ａｓまでは第２実施
例と同様で、ここでは導波路層の形成を次の如くにして
いる。先ず、φ−Ａｌｘ　Ｇａ１−ｘ　ＡｓのＡｌ組成
ｘを徐々に減少させながらＭＱＷ層の障壁層の混晶比ま
で下げる。これは、ＭＢＥではＡｌファーネスの温度を
徐徐に下げ、ＭＯ−ＣＶＤではＴＭＡ（トリメチルアル
ミニウム）の流量を下げることにより可能である。本実
施例ではＡｌの混晶比を０．５から０．２として約１０
００Å成膜した。これを第１グレーデッド層５１とする
。更に、φ−ＧａＡｓ５２を６０Å成膜し、そしてＡｌ
の混晶比を０．２から０．５に連続的に増加してφ−Ａ
ｌｘ　Ｇａ１−ｘ　Ａｓを１０００Å成長した。これを
第２グレーデッド層５３とする。それより上の膜は第２
実施例と同様な構成とした。本実施例の導波路層構造は
５１、５２、５３で構成されておりＭＱＷ導波路よりも
ＡｌＧａＡｓとＧａＡｓの界面の数が少ないＳＱＷ層（
単一量子井戸構造）を含む為、導波路中の信号光の減衰
量がより少なくなったので、導波路長をより長くするこ
とが可能となった。

【００２０】ところで、本発明における材料はＧａＡｓ
／ＡｌＧａＡｓに限られるものではなく、他の３−５族
化合物半導体を用いた場合や、基板にＳｉ等の４族半導
体を用いて３−５族又は２−６族と組み合わせる場合で
も同様な効果がある。また、３次元導波路構造において
もリッジ構造に限らず、他の埋め込み構造や拡散、イオ
ン注入等によるＭＱＷ層の無秩序化構造でも同様な効果
がある。

【００２１】

【発明の効果】以上説明した如く、本発明によれば、導
波層を薄く形成しているので、ここを伝搬光がシングル
モードで伝搬する為、信号光が効率よく高速に受光検出
手段に受光されることになり、受光部の長さを短く出来
て、容量が小さくなって高周波応答特性が向上する。ま
た、受光部がＦＥＴ型であれば、従来の導波型フォトト
ランジスターに比べて飛躍的に大きな光電流を出力する
ことができる。出力が光信号に対してリニアな為、アナ
ログ伝送にも適用できるということになり、光通信や光
情報処理用受光素子として大変有効である。また、抵抗
やコンデンサー等の電気素子と組み合わせることができ
、用途によっては電気素子としても使用できる。更に、
導波層を薄膜化し超格子構造とすることで導波光の波長
を導波路の吸収端近くまで近接させることができる。

【図面の簡単な説明】

【図１】本発明を実施した導波型光検出器の第１実施例
の斜視構成図である。

【図２】図１のＡ−Ａ′断面を示し電気的な動作状態を
示す図である。

【図３】本発明の導波型光検出器を評価する為の光学系
を示す図である。

【図４】本発明を実施した導波型光検出器の第２実施例
の斜視構成図である。

【図５】本発明を実施した導波型光検出器の第３実施例
の斜視構成図である。

【図６】従来例を示す斜視構成図である。

【符号の説明】

１　　　　半絶縁性ＧａＡｓ基板２　　　　φ−ＧａＡｓバッファ層３　　　　φ−Ａｌ０．５　Ｇａ０．５　Ａｓ第１クラ
ッド層４　　　　φ−Ａｌ０．２　Ｇａ０．８　Ａｓ導
波層５　　　　φ−Ａｌ０．５　Ｇａ０．５　Ａｓ第２
クラッド層６　　　　ｎ−ＧａＡｓ能動層７　　　　ＳｉＯ２　絶縁層１１　　ソース電極１２　　ゲート電極１３　　ドレイン電極１５　　信号光１６　　端面２０　　空乏層４４　　ＭＱＷ層５１　　第１グレーデッド層５２　　φ−ＧａＡｓ層５３　　第２グレーデッド層

Claims

【特許請求の範囲】

【請求項１】　　光が入力される半導体光導波路と該光
導波路を伝搬してきた光を受光して検出する受光検出部
を有する導波型光検出器において、該光導波路が半導体
薄膜で形成され、その膜厚が入力光の導波モード条件に
おいてシングルモードである様に設定されていることを
特徴とする導波型光検出器。
【請求項２】　　前記光導波路は、入力光を３次元的に
閉じ込める為に、この光導波路層がこれよりも大きなバ
ンドギャップを持つ半導体薄膜であるクラッド層により
上下を挟まれ、且つ該光導波路の積層方向に対する水平
方向に屈折率差のある領域が設けられている請求項１記
載の導波型光検出器。
【請求項３】　　前記受光検出部の光吸収層が前記光導
波路の上部クラッド層上に位置し、該光吸収層のバンド
ギャップが入力光のエネルギーよりも小さく且つ該クラ
ッド層のバンドギャップよりも小さく設定され、該光吸
収層には、移動度の高い材料で、信号検出の為のキャリ
アの取り出し電極が設けられている請求項２記載の導波
型光検出器。
【請求項４】　　前記受光検出部が、増幅機能を持たせ
る為、電極構造において１組のオ−ミック電極とショッ
トキー電極を設けたＦＥＴ構造を含む請求項１記載の導
波型光検出器。
【請求項５】　　前記受光検出部のショットキー電極の
長手方向が入力光の伝搬方向と同じに合わせられている
請求項４記載の導波型光検出器。
【請求項６】　　前記光導波路が半導体超格子薄膜を含
む請求項１記載の導波型光検出器。