JP3001280B2 - 導波型光検出器 - Google Patents

導波型光検出器

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JP3001280B2
JP3001280B2 JP3062615A JP6261591A JP3001280B2 JP 3001280 B2 JP3001280 B2 JP 3001280B2 JP 3062615 A JP3062615 A JP 3062615A JP 6261591 A JP6261591 A JP 6261591A JP 3001280 B2 JP3001280 B2 JP 3001280B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、光信号を検出する為の
光検出部と光信号をこの光検出部に導く為の光導波路を
有し時間応答特性に優れた導波型光検出器に関する。
【0002】
【従来の技術】従来、高速の光検出器として、PINフ
ォトダイオード、アバランシェフォトダイオード(AP
D)などが知られている。また、FET構造のものも高
速検出器として使用することができ、幾つか報告例があ
る(梅田他、信学論Vol.J68−C,p.263
(1985);C.Y.Chen et.al.,Ap
pl.Phys.Lett.41,p.1040(19
83)などを参照)。
【0003】次に、図4は、導波路とモノリシックに集
積化したGaAs−MESFET構造の光検出器の一提
案例を示す(図は光導波方向に垂直な面に沿っての断面
を示す)。この提案例では、GaAsの半絶縁性(S
I)基板100上に、ノンドープ(φ)GaAsバッフ
ァ層101とノンドープのAlx Ga1-x As102が
積層され、厚さ数μmのノンドープのAly Ga1-y A
s層103が導波層として積層され、更にノンドープの
Alx Ga1-x Asクラッド層104と厚さ0.2〜
0.5μmの活性層105が積層され、その上に、電流
の出し入れを行なう為のソース電極106、ドレイン電
極107、ゲート電極108が付けられている。この提
案例をバイアス状態とし、導波路110に光を導波させ
ることにより、光電流がドレイン電極107とソース電
極106の間に流れ、光の検出を行なうことができる。
【0004】この提案例では、電極の強くかかっている
ゲート電極108とドレイン電極107の間隔を広く取
り、光信号を導く光導波路110をゲート電極108と
ドレイン電極110間に設けることにより、効率良くま
た高速に光信号を検出するものである。
【0005】
【発明が解決しようとする課題】しかし、上記従来例の
光検出器のうち、PIN−PDにおいては増幅機能が無
く、またAPDは、使用する際に大きなバイアス電圧が
必要となり、集積化に適していないと考えられる。一
方、FET構造の光検出器の場合には、バイアス電圧が
比較的小さい、増幅機能を内蔵している、集積化した場
合に半導体レーザ(LD)のドライバーやアンプとして
使用することができる、などの利点があるものの、
出器として使用する為の最適化が成されていない。
【0006】上記提案例に示した図4の構造のFETに
おいては、導波路1110により導かれた光信号は電界
の強くかかっているゲート電極108とドレイン電極1
07間の下の導波路110に入射することになる。導波
光は、バッファ層104を介して隣接している活性層1
05で徐々に吸収されながら導波していく。この提案例
においては、活性層105などを含む受光部に至る導波
路110は3次元的に閉じ込められているが、受光部に
隣接する導波路領域では横方向の閉じ込めが行なわれて
いないので、導波光は導波しながら横方向に広がってい
く。この時、ゲート電極108とドレイン電極107の
間及びゲート電極108下の空乏層109中に広がって
吸収された光により発生したキャリアは、強い電界によ
り高速に検出される。しかし、ゲート電極108とソー
ス電極106の間に広がって吸収された光により発生し
たキャリアは、ゲート電極108とソース電極106の
間には殆ど電界がかかっていない為に、拡散後、空乏層
109に達成するか、或はその前に再結合し、結果的に
時間応答特性を悪くしてしまうという問題が生じる。
【0007】従って、本発明の目的は、上記の課題に鑑
み、時間応答特性を向上させることが可能な構成を有す
るFET構造等の導波型光検出器を提供することにあ
る。
【0008】
【課題を解決する為の手段】上記目的を達成する本発明
による導波型光検出器では、光が入力される光導波路と
該光導波路を伝搬してきた光を受光して検出する受光検
出部を有する導波型光検出器において、該光導波路が膜
厚方向及び横方向に閉じ込められた3次元光導波路であ
り、且つ光導波路が該受光検出部に隣接する領域におい
ても3次元光導波路となっていること、及び前記受光検
出部が、ソース電極とドレイン電極との間を流れる電流
により入力光を検出するFET構造を有し、ソース電極
とゲート電極の間隔よりもゲート電極とドレイン電極の
間隔が広く設定され、前記光導波路がゲート電極とドレ
イン電極の間又はゲート電極下に設けられていること
特徴とする。
【0009】より具体的には、前記光導波路は、入力光
を3次元的に閉じ込める為に、この光導波路層がこれよ
りも大きなバンドギャップを持つ半導体薄膜であるクラ
ッド層により上下を挟まれ、且つ該光導波路の積層方向
に対する水平方向にリッジ構造となっていたり前記光
導波路が前記受光検出部の活性層に屈折率の整合の取れ
たバッファ層を介して隣接していたり、前記受光検出部
のショットキー電極であるゲート電極の長手方向が入力
光の伝搬方向と同じに合わせられていたり、前記光導波
路の膜厚が入力光の導波モード条件においてシングルモ
ードである様に薄く設定されていたり、前記光導波路が
半導体超格子薄膜を含んでいたりする。
【0010】
【実施例】以下、本発明の第1実施例を、一部を切り欠
いて示す斜視図である図1で説明する。図1において、
GaAsの半絶縁性基板1上に、順に、バッファ層とし
てφ−GaAs層2を厚さ0.5μm積層し、第1クラ
ッド層としてφ−AlGaAs層3を厚さ1.5μm積
層し、導波路層4としてφ−AlGaAs層を厚さ2μ
m積層し、第2クラッド層としてφ−AlGaAs層5
を厚さ0.3μm積層する。
【0011】次に、横方向の閉じ込めを行なうリッジ導
波路構造8の作製を説明する。 (1)先ず、フォトリソグラフィにより導波路をパター
ニングする。 (2)第2クラッド層5のφ−AlGaAsを0.28
μm、Cl2ガスを用いたRIBE(反応性イオンビー
ムエッチング)によりエッチングし導波路9を形成す
る。 (3)レジストマスクを剥離し表面洗浄を念入りに行な
う。
【0012】この様にして作製した3次元導波路9上
に、活性層6として、Siを1.0×1017cm-3ドー
ピングしたn−GaAs層を0.2μm再成長する。本
構成の為の、結晶成長方法としては分子線エピタキシ−
法(MBE)、有機金属CVD法(MO−CVD)等が
ある。
【0013】次に、受光部を作製する。受光部はFET
構成である為、吸収キャリアの検出の為のオーミック電
極としてソース電極11とドレイン電極13をAu−G
e/Ni/Auを用いて形成し、ゲート電極12として
Alを蒸着する。素子サイズとしては、ゲート長4μ
m、ゲート幅100μm、ソース・ゲート間隔1μm、
ゲート・ドレイン間隔4μmである。
【0014】次に受光部のデバイスプロセスを示す。 (1)フォトリソグラフィにより活性層6のn−GaA
sを選択的にエッチングする。選択エッチング方法は、
ウェットエッチングの場合、エッチャントとして過酸化
水素(200cc)とアンモニア水(1cc)でエッチ
ングし、ドライエッチングの場合は、CCl22を用い
たRIE(反応性イオンエッチング)によりGaAsの
みを選択的にエッチングする。 (2)サンプルを加熱してスパッタ蒸着装置により酸化
シリコンを蒸着する。 (3)フォトリソグラフィにより活性層6以外の部分を
レジストで覆いバッファフッ酸(BHF)によりエッチ
ングする。 (4)活性層6の表面と導波路9以外の部分のφ−Al
GaAsの表面を保護する為に窒化シリコンをCVD法
により蒸着する。 (5)ソース・ドレイン電極11、13パターニングを
行なう。 (6)CF4ガスを用いたRIEでソース・ドレイン電
極11、13の窒化シリコンをエッチングする。 (7)Au−Ge/Ni/Auを連続蒸着する。 (8)Azリムーバー(remover)を加熱しレジ
ストを剥離することで電極部11、13以外のAu−G
e/Ni/Auを除去する。 (9)活性層6と電極11、13のオーミックコンタク
トを取るためにアロイ化を行なう。 (10)ゲート電極12パターニングを行なう。 (11)CF4ガスを用いたRIEによりゲート電極部
12の窒化シリコンをエッチングする。 (12)ゲート12材料としてAlをEB(電子ビー
ム)蒸着する。 (13)Azリムーバーを加熱してレジストを剥離する
ことでゲート電極部12以外のAlを除去する。 (14)半絶縁性基板1をメカニカルにラッピングしデ
バイス全体の厚みを100μmから150μmとする。 (15)Au−Ge/Ni/Au(不図示)を連続蒸着
する。 (16)基板1との密着性を良くする為にアロイ化を行
なう。 (17)実装用基板に実装して外部とのコンタクトを取
る。
【0015】以上のプロセスにより作製したデバイスの
動作について、導波方向に垂直な面に沿った断面を示す
図2で説明する。図2の如く、ドレイン電極13にソー
ス電極11に対して正の電界VD を印加し、ゲート電極
12にソース電極11に対して負の電界VG を印加す
る。ゲート電極12はショットキー電極であるから、逆
バイアスを印加することにより空乏層14が活性層6内
に伸びる。この空乏層14幅はゲート電圧VG により変
化し、それに従ってチャネル幅が変化する。この結果、
ドレイン電極13とソース電極11間に流れるドレイン
電流ID が変化する。
【0016】このとき、空乏層14がバッファ層5まで
達すると、チャネルは閉じられドレイン電流ID は流れ
なくなる。この状態で、活性層6下の導波路9から波長
830nmの半導体レーザの光を伝搬させると、導波光
はバッファ層5の存在により少ない反射で(バッファ層
5により屈折率の整合が取られているので)効率良く活
性層6に吸収されながら導波し、そこでキャリアが発生
する。ここで、導波路9は活性層6下の部分においても
3次元的に閉じ込められている為、所望の領域のみにお
いて光は吸収される。
【0017】空乏層14及びゲート12−ドレイン13
間で生成された電子は、電界によりドレイン電極13に
到達し、検出される。また、正孔は空乏層14に引き寄
せられ、その結果、空乏層14が収縮する。光を照射し
ない場合、上記の如く空乏層14はピンチオフしている
ので電流は流れないが、光照射により空乏層14が収縮
する為、光が照射される場合は電流が流れる。この際、
照射光量に応じて空乏層14が変化し、ソース電極11
−ドレイン電極13間にそれに応じた量の電流が流れ、
光量が検出される。
【0018】一方、ソース11−ゲート12間で生成さ
れたキャリアは、ここには電界が殆どかかっていない為
に、拡散し空乏層14に達するか、その前に再結合し、
時間応答特性を悪化させることになる。本実施例の場
合、光は空乏層14及び強電界領域のゲート12−ドレ
イン13間のみに広がるので、応答特性が向上する。ま
た、屈折率の整合の取れたバッファ層5を有する為、光
は効率良く高速に吸収され、光−電流特性及び時間応答
特性が向上する。また、高速応答を目指す為のショート
チャネルデバイスでは、導波路9と電極の位置合わせが
難しくなるが、本実施例では、導波路9設置部分となる
ゲート12−ドレイン13間隔を大きく取っているので
位置合わせが容易となる。
【0019】次に、本発明の第2実施例を説明する。第
2実施例の基本構造は第1実施例と同じであるので、第
2実施例の説明でも図1と図2をそのまま流用する。第
2実施例では、GaAsの半絶縁基板1上に、バッファ
層としてφ−GaAs層2を0.5μm積層し、その上
に、第1クラッド層としてφ−AlGaAs層3を1.
5μm積層し、導波路層としてφ−AlGaAs層4を
0.39μm積層し、第2クラッド層としてφ−AlG
aAs層5を0.3μm積層する。そして、第1実施例
と同様にリッジ導波路8を作製する。その後、活性層と
してSiを1.0×1017 cm-3ドーピングしたn−G
aAs層6を0.2μm積層する。こうして、第1実施
例と同様のプロセスによりデバイスを作製する。第2実
施例では、第1実施例と比較して、導波路層4が薄くな
っておりシングルモードのみを許す様になっている。
【0020】第2実施例でも、第1実施例と同様に、ド
レイン電極13にソース電極11に対して正の電界VD
を印加し、ゲート電極12にソース電極11に対して負
の電界VG を印加し、ピンチオフ状態にする。この状態
で導波路9から波長830nmの半導体レーザの光を伝
搬させると、導波光は、第1実施例と同様に導波路9が
活性層6下においても3次元的な閉じ込め構造となって
いる為に、強電界領域である空乏層14及びゲート12
−ドレイン13間のみで吸収されるので、応答特性が向
上する。また、導波層4の膜厚を薄くし、バッファ層5
により屈折率の整合を取った為、効率良く高速に受光で
きると同時に、受光部の長さを短くすることができ、容
量が小さくなって、高周波応答特性が向上する。更に、
第1実施同様、導波路9と電極の位置合わせも容易とな
っている。
【0021】次に、図3に本発明の第3実施例を示す。
同図において、GaAsの半絶縁性基板31上に、バッ
ファ層としてφ−GaAs層32を0.5μm積層し、
第クラッド層としてφ−AlGaAs層33を1.5μ
m積層し、導波路層34としてφ−AlGaAs(バリ
ア層、厚さ30Å)とφ−GaAs(井戸層、厚さ60
Å)を交互に積層して成るMQW層(多重量子井戸構造
層)を0.39μm積層し、第2クラッド層としてφ−
AlGaAs層35を0.3μm積層する。その後、第
1実施例と同様にリッジ導波路38を作製する。この3
次元導波路上に活性層としてSiを1.0×1017cm
-3ドーピングしたn−GaAs層36を0.2μm再成
長する。このデバイス構造は、第1実施例と同様のプロ
セスにより作製する。続いて、ソース電極41、ゲート
電極42、ドレイン電極43も1実施例と同様に形成す
る。
【0022】以上の構成において、第1実施例と同様
に、ドレイン電極43にソース電極41に対して正の電
極Vd を印加し、ゲート電極42にソース電極41に対
して負の電極Vg を印加し、ピンチオフ状態にする。こ
の状態で導波路39から波長830nmの半導体レーザ
の光を導波させると、導波路39の導波光は第1実施例
と同様に活性層36で吸収されながら導波し、キャリア
が発生する。発生するキャリアに応じてソース41−ド
レイン43電極間に電流が流れる。ここでも、第1実施
例と同様、導波光は活性層36下においても3次元的に
閉じ込められている為に、光は強電界領域である空乏層
及びゲート42−ドレイン43電極間のみで吸収される
ので、応答特性が向上する。また、第2実施例同様に導
波路39の膜厚を薄くし、バッファ層35により屈折率
の整合を取った為、効率よく高速に受光できると同時
に、受光部の長さを短くすることができ、容量が小さく
なって、高周波応答特性が向上する。更に、導波層34
が超格子で構成されている為に、低損失となり光−電流
特性が向上する。導波路39と電極の位置合わせが容易
であることも勿論である。
【0023】本発明における材料はGaAs/AlGa
Asに限られるものではなく、他のIII−V族化合物
半導体を用いた場合や、基板にSi等のIV族半導体を
用いてIII−V族を組み合わせる場合や、II−VI
族と組み合わせた場合でも同様な効果がある。また、3
次元導波路構造においても、リッジ構造に限らず、他の
埋め込み構造や拡散・イオン注入等によるMQW層の無
秩序化構造でも同様な効果がある。
【0024】
【発明の効果】本発明は、以上に説明した様に構成され
ているので、以下に記す様な効果を奏する。 1.受光部と隣接する領域においても導波路が3次元的
に閉じ込められている為に、電界が強くかかっている領
域のみで光が吸収され、時間応答特性が向上する。 2.導波路と受光部との間に屈折率の整合が取れる様に
バッファ層を挟むことにより、光が効率よく高速に受光
され、光−電流特性及び時間応答特性が向上する。 3.導波路を薄くすることにより伝搬光がシングルモー
ドで伝搬するので、光が効率よく高速に受光される為、
受光部の長さを短くすることができ、容量が小さくな
り、高周波応答特性が向上する。 4.同じチャネル長さで受光部となる強電界領域のゲー
ト−ドレインの間隔が広いので、受光率が向上し、また
導波路の位置合わせが容易となる。 5.受光部がFET型であれば、従来の導波型フォトト
ランジスターに比べて飛躍的に大きな光電流を出力する
ことができ、出力が光信号に対してリニアな為、アナロ
グ伝送にも適用できるということになり、光通信や光情
報処理用受光素子として大変有効である。また、抵抗や
コンデンサー等の電気素子と組み合わせることができ、
用途によっては電気素子としても使用できる。 6.更に、導波層を薄膜化し超格子構造とすることで導
波光の波長を導波路の吸収端近くまで近接させることが
できる。
【図面の簡単な説明】
【図1】本発明を実施した導波型光検出器の第1実施例
の斜視構成図である。
【図2】図1の断面を示し電気的な動作状態を示す図で
ある。
【図3】本発明の第3実施例を示す図1と同様な図であ
る。
【図4】FET構造の提案例を示す断面図である。
【符号の説明】
1,31 半絶縁性GaAs基板 2,32 φ−GaAsバッファ
層 3,33 φ−AlGaAs第1
クラッド層 4 φ−AlGaAs導波
層 5,35 φ−AlGaAs第2
クラッド層 6,36 n−GaAs活性層 8,38 リッジ構造 9,39 導波路 11,41 ソース電極 12,42 ゲート電極 13,43 ドレイン電極 14 空乏層 34 MQW層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 31/10 - 31/113 H01L 29/80

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】光が入力される光導波路と該光導波路を伝
    搬してきた光を受光して検出する受光検出部を有する導
    波型光検出器において、該光導波路が膜厚方向及び横方
    向に閉じ込められた3次元光導波路であり、且つ光導波
    路が該受光検出部に隣接する領域においても3次元光導
    波路となっていること、及び前記受光検出部が、ソース
    電極とドレイン電極との間を流れる電流により入力光を
    検出するFET構造を有し、ソース電極とゲート電極の
    間隔よりもゲート電極とドレイン電極の間隔が広く設定
    され、前記光導波路がゲート電極とドレイン電極の間又
    はゲート電極下に設けられていることを特徴とする導波
    型光検出器。
  2. 【請求項2】前記光導波路は、入力光を3次元的に閉じ
    込める為に、この光導波路層がこれよりも大きなバンド
    ギャップを持つ半導体薄膜であるクラッド層により上下
    を挟まれ、且つ該光導波路の積層方向に対する水平方向
    にリッジ構造となっている請求項1記載の導波型光検出
    器。
  3. 【請求項3】前記光導波路が前記受光検出部の活性層に
    屈折率の整合の取れたバッファ層を介して隣接している
    請求項1又は2記載の導波型光検出器。
  4. 【請求項4】前記受光検出部のショットキー電極である
    ゲート電極の長手方向が入力光の伝搬方向と同じに合わ
    せられている請求項1乃至3のいずれかに記載の導波型
    光検出器。
  5. 【請求項5】前記光導波路の膜厚が入力光の導波モード
    条件においてシングルモードである様に薄く設定されて
    いる請求項1乃至4のいずれかに記載の導波型光検出
    器。
  6. 【請求項6】前記光導波路が半導体超格子薄膜を含んで
    いる請求項1乃至4のいずれかに記載の導波型光検出
    器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102512443B1 (ko) * 2021-04-05 2023-03-23 (주)서브테크 케이블 방수 커넥터

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