JPH07122774A - 光検出器 - Google Patents
光検出器Info
- Publication number
- JPH07122774A JPH07122774A JP5269011A JP26901193A JPH07122774A JP H07122774 A JPH07122774 A JP H07122774A JP 5269011 A JP5269011 A JP 5269011A JP 26901193 A JP26901193 A JP 26901193A JP H07122774 A JPH07122774 A JP H07122774A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- fet
- photodetection
- photodetector
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Light Receiving Elements (AREA)
- Electrodes Of Semiconductors (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【目的】 光周波数応答特性が高く、検出感度も良い光
検出器を容易な作成プロセスで実現する。 【構成】 光検出用ＦＥＴと該光検出用ＦＥＴで検出し
た光電流を増幅するための増幅用ＦＥＴを同一層構成、
同一電極材料構成でモノリシックに集積し、さらに光検
出層以外の領域で生じるホールを吐き出す手段を、増幅
用ＦＥＴとは電気的にアイソレートして設けて光検出器
を構成する。
検出器を容易な作成プロセスで実現する。 【構成】 光検出用ＦＥＴと該光検出用ＦＥＴで検出し
た光電流を増幅するための増幅用ＦＥＴを同一層構成、
同一電極材料構成でモノリシックに集積し、さらに光検
出層以外の領域で生じるホールを吐き出す手段を、増幅
用ＦＥＴとは電気的にアイソレートして設けて光検出器
を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、光通信等における光信
号の検出器に関するものである。
号の検出器に関するものである。
【０００２】
【従来の技術】従来、高速の光検出器としてＰＩＮフォ
トダイオード、アバランシェフォトダイオードなどが知
られている。また、ＥＦＴ構造を用いた光検出器も、高
速動作が期待され、いくつかの報告例がある（例えば、
Ｃ．Ｙ．Ｃｈｅｎｅｔ．ａｌ．，Ａｐｐｌ Ｐｈｙｓ
Ｌｅｔｔ．４１，ｐ１０４０（１９８３），同４３，ｐ
１１１５（１９８３）、梅田他 信学会誌 Ｊ−６８
Ｃ，ｐ２６３（１９８５））。
トダイオード、アバランシェフォトダイオードなどが知
られている。また、ＥＦＴ構造を用いた光検出器も、高
速動作が期待され、いくつかの報告例がある（例えば、
Ｃ．Ｙ．Ｃｈｅｎｅｔ．ａｌ．，Ａｐｐｌ Ｐｈｙｓ
Ｌｅｔｔ．４１，ｐ１０４０（１９８３），同４３，ｐ
１１１５（１９８３）、梅田他 信学会誌 Ｊ−６８
Ｃ，ｐ２６３（１９８５））。
【０００３】図６及び図７は、ＦＥＴ光検出器の従来例
を示したものである。以下各々を、素子Ａ、素子Ｂと呼
ぶことにする。素子Ａは、半絶縁性（以下ＳＩ−）Ｇａ
Ａｓ基板１１０１上にノンドープの（以下φ−）ＧａＡ
ｓバッファ層１１０２を０．５μｍ、φ−Ａｌ0.2 Ｇａ
0.8 Ａｓエッチストップ層兼バリア層１１０３を０．０
５μｍ、光検出層となるｎ−ＧａＡｓＦＥＴ活性層１１
０４を０．３μｍ順次積層し、ＦＥＴ活性層１１０４上
に、ソース電極１１０５、ドレイン電極１１０７ゲート
電極１１０６が設けてある。一方、素子Ｂは、ｐ−Ｇａ
Ａｓ基板１１１１上にｐ−ＧａＡｓバッファ層１１１２
を０．５μｍ、ｐ−Ａｌ0.2 Ｇａ0.8 Ａｓエッチストッ
プ層兼バリア層１１１３を０．０５μｍ、光検出層であ
るｎ−ＧａＡｓＦＥＴ活性層１１０４を０．３μｍ順次
積層し、素子Ａ同様、ＦＥＴ活性層１１０４上に三つ電
極を設け、さらに、基板裏面にホール吐き出し電極１１
１４が設けられている。
を示したものである。以下各々を、素子Ａ、素子Ｂと呼
ぶことにする。素子Ａは、半絶縁性（以下ＳＩ−）Ｇａ
Ａｓ基板１１０１上にノンドープの（以下φ−）ＧａＡ
ｓバッファ層１１０２を０．５μｍ、φ−Ａｌ0.2 Ｇａ
0.8 Ａｓエッチストップ層兼バリア層１１０３を０．０
５μｍ、光検出層となるｎ−ＧａＡｓＦＥＴ活性層１１
０４を０．３μｍ順次積層し、ＦＥＴ活性層１１０４上
に、ソース電極１１０５、ドレイン電極１１０７ゲート
電極１１０６が設けてある。一方、素子Ｂは、ｐ−Ｇａ
Ａｓ基板１１１１上にｐ−ＧａＡｓバッファ層１１１２
を０．５μｍ、ｐ−Ａｌ0.2 Ｇａ0.8 Ａｓエッチストッ
プ層兼バリア層１１１３を０．０５μｍ、光検出層であ
るｎ−ＧａＡｓＦＥＴ活性層１１０４を０．３μｍ順次
積層し、素子Ａ同様、ＦＥＴ活性層１１０４上に三つ電
極を設け、さらに、基板裏面にホール吐き出し電極１１
１４が設けられている。
【０００４】以下、各々の素子の動作を説明する。
【０００５】素子Ａをバイアス状態とし、空乏層が活性
素１１０４の下まで達するよう、ゲート電圧を設定する
（ピンチオフ状態）。この状態で、上面から光を入射す
ると、活性層１１０４で吸収された光によりキャリアが
生成される。ここで生じるキャリアは電子とホール（正
孔）であり、その量は光強度に依存する。空乏層近傍の
電子は電界により直ちにドレイン電極１１０７に到達し
検出され、一方、ホールは空乏層内に引き寄せられてゲ
ート変調電流となって現れるが、このとき、空乏層を収
縮させ、チャンネルを広げる働きをし、その結果、光強
度に応じた電流Ｉd が流れるようになる。
素１１０４の下まで達するよう、ゲート電圧を設定する
（ピンチオフ状態）。この状態で、上面から光を入射す
ると、活性層１１０４で吸収された光によりキャリアが
生成される。ここで生じるキャリアは電子とホール（正
孔）であり、その量は光強度に依存する。空乏層近傍の
電子は電界により直ちにドレイン電極１１０７に到達し
検出され、一方、ホールは空乏層内に引き寄せられてゲ
ート変調電流となって現れるが、このとき、空乏層を収
縮させ、チャンネルを広げる働きをし、その結果、光強
度に応じた電流Ｉd が流れるようになる。
【０００６】素子Ｂは、活性層１１０４から基板側をｐ
型にし、バイアスを印加し、移動速度の遅いホールを吐
き出すことで応答速度を高めたものである。
型にし、バイアスを印加し、移動速度の遅いホールを吐
き出すことで応答速度を高めたものである。
【０００７】
【発明が解決しようとする課題】上記従来例の素子Ａで
は、光検出層、つまり、活性層以外の場所では、電界が
ほとんど存在しないので、キャリアの移動は拡散による
移動となるため、ホールは、電子に比べ移動速度が非常
に遅く、その結果、活性層に流れ込み検出されるものは
応答速度の劣化を招き、また、活性層下に蓄積されてし
まうものは基板側電位を変化させるため、基板側のフェ
ルミ順位を不安定にし、その結果、光電流の大きさを不
安定にする。
は、光検出層、つまり、活性層以外の場所では、電界が
ほとんど存在しないので、キャリアの移動は拡散による
移動となるため、ホールは、電子に比べ移動速度が非常
に遅く、その結果、活性層に流れ込み検出されるものは
応答速度の劣化を招き、また、活性層下に蓄積されてし
まうものは基板側電位を変化させるため、基板側のフェ
ルミ順位を不安定にし、その結果、光電流の大きさを不
安定にする。
【０００８】これに対し素子Ｂでは、活性層１１０４以
下の基板側をｐ型にし電界を印加することで、活性層１
１０４以外に存在するホールを吐き出す機構を設け応答
速度と光電流特性を向上させた。しかし、構造、材料、
光検出機構が素子Ａ・Ｂでほとんど変わらないため利得
・帯域積もほぼ同じであることを考えると、同一素子に
おいて、利得・帯域積が一定であることから予想される
ように応答特性を向上させれば、その分利得が落ちるこ
とになる。このことは、ＦＥＴにおいて、チャンネル幅
が狭くなることを意味しており、電界が印加されていな
い基板側から活性層内へ拡散により移動していたホール
の、空乏層の収縮への寄与が減ること等から類推でき
る。これらのことを光検出器という見地から見ると、素
子Ｂにおいては、素子Ａに比べ、光電流及び光強度に対
する光電流の変化量が小さくなるということを意味す
る。結果として素子Ｂを用いるには増幅回路が必要とな
るが、外付けのものを使うと全体としての容量や抵抗が
大きくなってしまうので結局応答特性が悪くなり、受光
素子自体の特性の向上分の多くは、無駄になってしま
う。
下の基板側をｐ型にし電界を印加することで、活性層１
１０４以外に存在するホールを吐き出す機構を設け応答
速度と光電流特性を向上させた。しかし、構造、材料、
光検出機構が素子Ａ・Ｂでほとんど変わらないため利得
・帯域積もほぼ同じであることを考えると、同一素子に
おいて、利得・帯域積が一定であることから予想される
ように応答特性を向上させれば、その分利得が落ちるこ
とになる。このことは、ＦＥＴにおいて、チャンネル幅
が狭くなることを意味しており、電界が印加されていな
い基板側から活性層内へ拡散により移動していたホール
の、空乏層の収縮への寄与が減ること等から類推でき
る。これらのことを光検出器という見地から見ると、素
子Ｂにおいては、素子Ａに比べ、光電流及び光強度に対
する光電流の変化量が小さくなるということを意味す
る。結果として素子Ｂを用いるには増幅回路が必要とな
るが、外付けのものを使うと全体としての容量や抵抗が
大きくなってしまうので結局応答特性が悪くなり、受光
素子自体の特性の向上分の多くは、無駄になってしま
う。
【０００９】
【課題を解決するための手段及び作用】本発明では、活
性層を光検出層とし、ソース−ドレイン、電極間を流れ
る電流により光を検出するＦＥＴ型光検出部を備えた光
検出器であって、前記光検出部と、該光検出部の光検出
層外の領域に生じるホールを吐き出す手段と、前記光検
出部と同一層構成で同一電極材料構成である、信号を増
幅するための少なくとも１つの増幅用ＦＥＴとが同一基
板上にモノリシック集積されており、前記ホールを吐き
出す手段と増幅用ＦＥＴは電気的にアイソレートされて
おり、前記光検出部の光電流を１つの増幅用ＦＥＴのゲ
ートに印加することを特徴とする光検出器を実現するこ
とにより、作成工程を実質的にほとんど変えずに、光検
出部単体の光応答特性と光電流特性を向上させると同時
に、検出部と増幅器の間に生じる浮遊容量・入力容量を
低下させることで、雑音・応答特性を向上し、光検出部
単体の特性をほとんど劣化させることなく光電流出力を
増幅することを可能ならしめることにより光検出特性を
向上させ、さらに、同一層構成の増幅器を、ホール吐き
出し電極からの影響を受けないように電気的に分離する
ことで、増幅器のチャネルの狭窄を防ぎ増幅効率を上げ
ると共に消費電力を低減する。
性層を光検出層とし、ソース−ドレイン、電極間を流れ
る電流により光を検出するＦＥＴ型光検出部を備えた光
検出器であって、前記光検出部と、該光検出部の光検出
層外の領域に生じるホールを吐き出す手段と、前記光検
出部と同一層構成で同一電極材料構成である、信号を増
幅するための少なくとも１つの増幅用ＦＥＴとが同一基
板上にモノリシック集積されており、前記ホールを吐き
出す手段と増幅用ＦＥＴは電気的にアイソレートされて
おり、前記光検出部の光電流を１つの増幅用ＦＥＴのゲ
ートに印加することを特徴とする光検出器を実現するこ
とにより、作成工程を実質的にほとんど変えずに、光検
出部単体の光応答特性と光電流特性を向上させると同時
に、検出部と増幅器の間に生じる浮遊容量・入力容量を
低下させることで、雑音・応答特性を向上し、光検出部
単体の特性をほとんど劣化させることなく光電流出力を
増幅することを可能ならしめることにより光検出特性を
向上させ、さらに、同一層構成の増幅器を、ホール吐き
出し電極からの影響を受けないように電気的に分離する
ことで、増幅器のチャネルの狭窄を防ぎ増幅効率を上げ
ると共に消費電力を低減する。
【００１０】
【実施例】（実施例１）図１に、本発明の第１の実施例
を示す。本実施例においてはＩＩＩ−Ｖ族化合物半導体
であるＡｌx Ｇａ1-x Ａｓ／ＧａＡｓ系にて説明を行な
う。本素子ＦＥＴ光検出部と、増幅用ＦＥＴ及び、ダイ
オードにおいては、ソース電極１１、２１、ドレイン電
極１２、２２及び、カソード電極４１として、Ａｕ／Ｎ
ｉ／Ａｎ−Ｇｅをオーミック接触で用い、またゲート電
極１３、２３及びアノード電極４２として、Ｔｉ／Ｐｔ
／Ａｕをショットキー接触で用い、そして、ホール吐き
出し用電極１４にはＣｒ／Ａｕをオーミック接触で用い
た。ホール吐き出し電極１４の有無を除けば光検出用Ｆ
ＥＴ１０と信号増幅用ＦＥＴ２０とは、層構成、電極材
料共に全く同一のものとなっている。
を示す。本実施例においてはＩＩＩ−Ｖ族化合物半導体
であるＡｌx Ｇａ1-x Ａｓ／ＧａＡｓ系にて説明を行な
う。本素子ＦＥＴ光検出部と、増幅用ＦＥＴ及び、ダイ
オードにおいては、ソース電極１１、２１、ドレイン電
極１２、２２及び、カソード電極４１として、Ａｕ／Ｎ
ｉ／Ａｎ−Ｇｅをオーミック接触で用い、またゲート電
極１３、２３及びアノード電極４２として、Ｔｉ／Ｐｔ
／Ａｕをショットキー接触で用い、そして、ホール吐き
出し用電極１４にはＣｒ／Ａｕをオーミック接触で用い
た。ホール吐き出し電極１４の有無を除けば光検出用Ｆ
ＥＴ１０と信号増幅用ＦＥＴ２０とは、層構成、電極材
料共に全く同一のものとなっている。
【００１１】ここで、本素子の作成プロセスについて説
明する。
明する。
【００１２】ＳＩ−ＧａＡｓ基板１上に、φ−ＧａＡｓ
バッファ層２を０．５μｍ、Ｐ+ −ＧａＡｓコンタクト
層３を１．０μｍ、ｐ- −ＧａＡｓ層４を０．５μｍ、
ｎ−ＧａＡｓＦＥＴ活性層５を０．４μｍ、ＭＢＥ法を
用いて順次積層した。フォトリソグラフィ法によりマス
クを形成し、ｎ−ＧａＡｓ活性層５を選択的にエッチン
グした後、ホール吐き出し電極１４部以外をレジストで
覆い、Ｐ+ −ＧａＡｓコンタクト層３までエッチングす
る。ここで、サンプルを加熱し、スパッタリング法によ
り全面に酸化シリコン６を蒸着する。次いで、光検出用
ＦＥＴ１０と信号増幅用ＦＥＴ２０との間に電気的分離
部３０を形成するため電気的分離部３０以外の部分をフ
ォトリソグラフィ法によりレジストで覆い、酸化シリコ
ン６及び、半導体ウェハーをφ−ＧａＡｓバッファ層２
に達する迄エッチングし、ＭＯＣＶＤ法によりφ−Ｇａ
Ａｓ高抵抗埋め込み層３１を形成した。同様にして、光
検出用ＦＥＴ１０部に隣接してホール吐き出し電極１４
を設けるために酸化シリコン６をエッチングしＣｒ／Ａ
ｕを連続蒸着した後、レジストを剥離剤で除去すること
で、ホール吐き出し用電極１４をリフトオフ形成し、同
様に、ソース、ドレイン電極１１、１２、２１、２２
部、カソード電極４１部以外をレジストで覆い酸化シリ
コン６をエッチングし、Ａｕ−Ｇｅ／Ｎｉ／Ａｕを連続
蒸着した後、ソース電極１１、２１、ドレイン電極１
２、２２、ドーナツ状のカソード電極４１をリフトオフ
形成する。ここで、アロイを行ないこれまで形成された
電極のオーミック接触をとる。次いで、レジストパター
ンを形成後Ｔｉ／Ａｕを連続蒸着し、引き出し電極（相
互接続メタル）１５をリフトオフ形成する。最後に、ゲ
ート電極１３、２３部及び、アノード電極４２部以外を
レジストで覆い酸化シリコン６をエッチングし、Ｔｉ／
Ｐｔ／Ａｕを連続蒸着後、リフトオフによりゲート電極
１３、２３、円形のアノード電極４２を形成した。
バッファ層２を０．５μｍ、Ｐ+ −ＧａＡｓコンタクト
層３を１．０μｍ、ｐ- −ＧａＡｓ層４を０．５μｍ、
ｎ−ＧａＡｓＦＥＴ活性層５を０．４μｍ、ＭＢＥ法を
用いて順次積層した。フォトリソグラフィ法によりマス
クを形成し、ｎ−ＧａＡｓ活性層５を選択的にエッチン
グした後、ホール吐き出し電極１４部以外をレジストで
覆い、Ｐ+ −ＧａＡｓコンタクト層３までエッチングす
る。ここで、サンプルを加熱し、スパッタリング法によ
り全面に酸化シリコン６を蒸着する。次いで、光検出用
ＦＥＴ１０と信号増幅用ＦＥＴ２０との間に電気的分離
部３０を形成するため電気的分離部３０以外の部分をフ
ォトリソグラフィ法によりレジストで覆い、酸化シリコ
ン６及び、半導体ウェハーをφ−ＧａＡｓバッファ層２
に達する迄エッチングし、ＭＯＣＶＤ法によりφ−Ｇａ
Ａｓ高抵抗埋め込み層３１を形成した。同様にして、光
検出用ＦＥＴ１０部に隣接してホール吐き出し電極１４
を設けるために酸化シリコン６をエッチングしＣｒ／Ａ
ｕを連続蒸着した後、レジストを剥離剤で除去すること
で、ホール吐き出し用電極１４をリフトオフ形成し、同
様に、ソース、ドレイン電極１１、１２、２１、２２
部、カソード電極４１部以外をレジストで覆い酸化シリ
コン６をエッチングし、Ａｕ−Ｇｅ／Ｎｉ／Ａｕを連続
蒸着した後、ソース電極１１、２１、ドレイン電極１
２、２２、ドーナツ状のカソード電極４１をリフトオフ
形成する。ここで、アロイを行ないこれまで形成された
電極のオーミック接触をとる。次いで、レジストパター
ンを形成後Ｔｉ／Ａｕを連続蒸着し、引き出し電極（相
互接続メタル）１５をリフトオフ形成する。最後に、ゲ
ート電極１３、２３部及び、アノード電極４２部以外を
レジストで覆い酸化シリコン６をエッチングし、Ｔｉ／
Ｐｔ／Ａｕを連続蒸着後、リフトオフによりゲート電極
１３、２３、円形のアノード電極４２を形成した。
【００１３】上記プロセスにより、容易に集積された光
検出器の動作について説明する。
検出器の動作について説明する。
【００１４】光検出用ＦＥＴ１０のドレイン電極１２
に、ソース電極１１に対して正の電界ＶD を印加し、ゲ
ート電極１３にソース電極１１に対して負の電界ＶG を
印加しバイアス状態とする。本素子においては、ゲート
電極１３は半導体活性層５に対しショットキー接触して
おり、ここから活性層内に空乏層が伸びている。この空
乏層深さはゲート電圧ＶG により変化し、それに伴いチ
ャネル幅も変化し、その結果ドレイン−ソース電極間に
流れる電流ＩD が変化する。今、ＶG を変化させ、空乏
層が活性層の下まで達するよう（ピンチオフ状態）にす
るとチャネルが閉じられ、電流ＩD の値は０となるが、
この状態で、上面から光８を入射すると、活性層で吸収
された光は、電流キャリアである電子とホール（正孔）
を光強度に応じた量だけ生成する。電界強度の高い空乏
層近傍では、電子は電界により直ちにドレイン電極に到
達し検出され、また、ホールは空乏層に引き寄せられて
空乏層を収縮させる。これらの結果、光強度に応じた電
流ＩD がソース・ドレイン間に流れるようになる。本素
子では、活性層以外の光侵入領域はｐ型にドーピングさ
れており、これに電極１４を介しソースに対して負の電
界を掛け逆バイアス状態にすることで、ホールを吐き出
している。図２は、ゲート電極下基板方向に向かっての
バンド図であり、２つのキャリアの動きを示している。
この図からわかる通り、空乏層近傍以外の領域のホール
が拡散して空乏層領域に回り込むことが極めて少ないの
で光検出に関与せず、光検出応答速度は向上するが、そ
の分だけチャネル幅の広がりが押え込まれるので、電流
ＩD は値は小さなものとなっている。そこで、このＩD
を増幅するために、本実施例では図３に示すようなトラ
ンスインピーダンス型増幅回路を構成する。図中１０ａ
はＦＥＴ光検出部で、２０ａ、２０ｂ、２０ｃが増幅用
のＦＥＴ、そして、４０ａ、４０ｂがショットキーダイ
オードである。本素子は、これら３つの増幅用ＦＥＴと
光検出用ＦＥＴ１つおよび、２つのダイオードとがモノ
シリックに集積されたものである。こういった回路を構
成する場合、電極間を結ぶための配線容量が問題となる
が、本実施例においては、光検出素子と、増幅用の電気
素子とが全く同じ層構成であるために、余分な層構成を
積層する必要もなく、素子間の段差も活性層の厚さ分の
０．４μｍ程度であるから、相互接続メタル１５の幅も
２μｍ程度に抑えることができ、容量を非常に低減でき
る。
に、ソース電極１１に対して正の電界ＶD を印加し、ゲ
ート電極１３にソース電極１１に対して負の電界ＶG を
印加しバイアス状態とする。本素子においては、ゲート
電極１３は半導体活性層５に対しショットキー接触して
おり、ここから活性層内に空乏層が伸びている。この空
乏層深さはゲート電圧ＶG により変化し、それに伴いチ
ャネル幅も変化し、その結果ドレイン−ソース電極間に
流れる電流ＩD が変化する。今、ＶG を変化させ、空乏
層が活性層の下まで達するよう（ピンチオフ状態）にす
るとチャネルが閉じられ、電流ＩD の値は０となるが、
この状態で、上面から光８を入射すると、活性層で吸収
された光は、電流キャリアである電子とホール（正孔）
を光強度に応じた量だけ生成する。電界強度の高い空乏
層近傍では、電子は電界により直ちにドレイン電極に到
達し検出され、また、ホールは空乏層に引き寄せられて
空乏層を収縮させる。これらの結果、光強度に応じた電
流ＩD がソース・ドレイン間に流れるようになる。本素
子では、活性層以外の光侵入領域はｐ型にドーピングさ
れており、これに電極１４を介しソースに対して負の電
界を掛け逆バイアス状態にすることで、ホールを吐き出
している。図２は、ゲート電極下基板方向に向かっての
バンド図であり、２つのキャリアの動きを示している。
この図からわかる通り、空乏層近傍以外の領域のホール
が拡散して空乏層領域に回り込むことが極めて少ないの
で光検出に関与せず、光検出応答速度は向上するが、そ
の分だけチャネル幅の広がりが押え込まれるので、電流
ＩD は値は小さなものとなっている。そこで、このＩD
を増幅するために、本実施例では図３に示すようなトラ
ンスインピーダンス型増幅回路を構成する。図中１０ａ
はＦＥＴ光検出部で、２０ａ、２０ｂ、２０ｃが増幅用
のＦＥＴ、そして、４０ａ、４０ｂがショットキーダイ
オードである。本素子は、これら３つの増幅用ＦＥＴと
光検出用ＦＥＴ１つおよび、２つのダイオードとがモノ
シリックに集積されたものである。こういった回路を構
成する場合、電極間を結ぶための配線容量が問題となる
が、本実施例においては、光検出素子と、増幅用の電気
素子とが全く同じ層構成であるために、余分な層構成を
積層する必要もなく、素子間の段差も活性層の厚さ分の
０．４μｍ程度であるから、相互接続メタル１５の幅も
２μｍ程度に抑えることができ、容量を非常に低減でき
る。
【００１５】（実施例２）図４に本発明の第２の実施例
を示す。本実施例においてもＩＩＩ−Ｖ族化合物半導体
である。ＡｌＧａＡｓ／ＧａＡｓ系にて説明を行なう。
本素子は、光検出部がｐｎへテロ接合型ＦＥＴ構成の導
波型光検出器である。
を示す。本実施例においてもＩＩＩ−Ｖ族化合物半導体
である。ＡｌＧａＡｓ／ＧａＡｓ系にて説明を行なう。
本素子は、光検出部がｐｎへテロ接合型ＦＥＴ構成の導
波型光検出器である。
【００１６】ＳＩ−ＧａＡｓ基板５１上に、φ−ＧａＡ
ｓバッファ層５２を０．５μｍ、ｐ + −ＧａＡｓコンタ
クト層５３を１．０μｍ、ｐ+ −Ａｌ0.5 Ｇａ0.5 Ａｓ
下部クラッド層５４を０．８μｍ、ｐ−Ａｌ0.2 Ｇａ
0.8 Ａｓ層５５を０．２μｍ、ｎ−ＧａＡｓ活性層５６
を０．２μｍ、ｐ−Ａｌ0.2 Ｇａ0.8 Ａｓ層５７を０．
２μｍ、ｐ−Ａｌ0.5 Ｇａ0.5 Ａｓ上部クラッド層５８
を０．８μｍ、ｐ−ＧａＡｓゲート電極コンタクト層５
９を０．５μｍ、ＭＢＥ法を用いて順次積層した。５
５、５６、５７が、光ガイド層を形成する。フォトリソ
グラフィ法によりゲート電極部６３、７３をレジストで
覆いｎ−ＧａＡｓ活性層５６までエッチングすること
で、幅２．３μｍのストライプ状のゲート兼リッヂを形
成し、今後は、ホール吐き出し電極１４を形成する部分
以外をレジストで覆いｐ+ −ＧａＡｓコンタクト層５３
までエッチングし、次いで、電気的分離部８０以外をレ
ジストで覆い、φ−ＧａＡｓバッファ層５２までエッチ
ングすることで電気的分離部８０を形成した。ここで、
全面にスパッタリング法によりＳｉＯ2 保護膜６５を成
膜し、レジストのスピンコート塗布とＣＦ4 ガスのドラ
イエッチングを用いたセルファラインプロセスによりゲ
ート電極部６３、７３のＳｉＯ2 膜６５をエッチング除
去しＣｒ／Ａｕを連続蒸着した後、リフトオフによりゲ
ート電極６３、７３を形成した。次いで吐き出し電極部
６４と電気的分離部８０をレジストマスクで覆い、この
マスクとゲート電極６３、７３をマスクとしてＳｉＯ2
膜６５をエッチング除去しＡｕ−Ｇｅ／Ａｕを連続蒸着
しレジスト剥離液によりリフトオフすることでソース電
極６１、７１及び、ドレイン電極６２、７２を形成し
た。そして、吐き出し電極６４部以外をレジストでマス
クし、Ｃｒ／Ａｕを連続蒸着した後、リフトオフにより
吐き出し電極６４を形成し、これまで形成された電極全
てについてオーミックコンタクトをとるためにアロイを
行なう。
ｓバッファ層５２を０．５μｍ、ｐ + −ＧａＡｓコンタ
クト層５３を１．０μｍ、ｐ+ −Ａｌ0.5 Ｇａ0.5 Ａｓ
下部クラッド層５４を０．８μｍ、ｐ−Ａｌ0.2 Ｇａ
0.8 Ａｓ層５５を０．２μｍ、ｎ−ＧａＡｓ活性層５６
を０．２μｍ、ｐ−Ａｌ0.2 Ｇａ0.8 Ａｓ層５７を０．
２μｍ、ｐ−Ａｌ0.5 Ｇａ0.5 Ａｓ上部クラッド層５８
を０．８μｍ、ｐ−ＧａＡｓゲート電極コンタクト層５
９を０．５μｍ、ＭＢＥ法を用いて順次積層した。５
５、５６、５７が、光ガイド層を形成する。フォトリソ
グラフィ法によりゲート電極部６３、７３をレジストで
覆いｎ−ＧａＡｓ活性層５６までエッチングすること
で、幅２．３μｍのストライプ状のゲート兼リッヂを形
成し、今後は、ホール吐き出し電極１４を形成する部分
以外をレジストで覆いｐ+ −ＧａＡｓコンタクト層５３
までエッチングし、次いで、電気的分離部８０以外をレ
ジストで覆い、φ−ＧａＡｓバッファ層５２までエッチ
ングすることで電気的分離部８０を形成した。ここで、
全面にスパッタリング法によりＳｉＯ2 保護膜６５を成
膜し、レジストのスピンコート塗布とＣＦ4 ガスのドラ
イエッチングを用いたセルファラインプロセスによりゲ
ート電極部６３、７３のＳｉＯ2 膜６５をエッチング除
去しＣｒ／Ａｕを連続蒸着した後、リフトオフによりゲ
ート電極６３、７３を形成した。次いで吐き出し電極部
６４と電気的分離部８０をレジストマスクで覆い、この
マスクとゲート電極６３、７３をマスクとしてＳｉＯ2
膜６５をエッチング除去しＡｕ−Ｇｅ／Ａｕを連続蒸着
しレジスト剥離液によりリフトオフすることでソース電
極６１、７１及び、ドレイン電極６２、７２を形成し
た。そして、吐き出し電極６４部以外をレジストでマス
クし、Ｃｒ／Ａｕを連続蒸着した後、リフトオフにより
吐き出し電極６４を形成し、これまで形成された電極全
てについてオーミックコンタクトをとるためにアロイを
行なう。
【００１７】上記プロセスにより、集積された光検出器
の動作について説明する。
の動作について説明する。
【００１８】光検出用ＦＥＴ６０のドレイン電極６２
に、ソース電極６１に対して正の電界ＶD を印加し、ゲ
ート電極６３にソース電極６１に対して負の電界ＶG を
印加しバイアス状態とする。本素子においては、ゲート
電極６３下のｐ−Ａｌ0.2 Ｇａ0.8 Ａｓ層５７とｎ−Ｇ
ａＡｓ活性層５６の界面より活性層５６内に空乏層が伸
びている。この空乏層深さはゲート電圧ＶG により変化
し、これに伴いチャネル幅も変化する。本素子も、前記
実施例１の素子同様ピンチオフ状態にて動作させる。本
素子においては、ｐ−Ａｌ0.2 Ｇａ0.8 Ａｓ層５５、ｎ
−ＧａＡｓ活性層５６、ｐ−Ａｌ0.2 Ｇａ0.8 Ａｓ層５
７を光ガイド層とした３次元導波路構成となっており、
ｎ−ＧａＡｓ活性層５６のｐｎ接合ゲート下、つまり、
空之している領域に光が閉じ込められている。したがっ
て、電界の掛かっている空乏層内で効率良く電子−正孔
対が生成されるので、電子と正孔という２つのキャリア
へと分離される効率が高くなり、結果として光電流の量
子効率は高くなる。
に、ソース電極６１に対して正の電界ＶD を印加し、ゲ
ート電極６３にソース電極６１に対して負の電界ＶG を
印加しバイアス状態とする。本素子においては、ゲート
電極６３下のｐ−Ａｌ0.2 Ｇａ0.8 Ａｓ層５７とｎ−Ｇ
ａＡｓ活性層５６の界面より活性層５６内に空乏層が伸
びている。この空乏層深さはゲート電圧ＶG により変化
し、これに伴いチャネル幅も変化する。本素子も、前記
実施例１の素子同様ピンチオフ状態にて動作させる。本
素子においては、ｐ−Ａｌ0.2 Ｇａ0.8 Ａｓ層５５、ｎ
−ＧａＡｓ活性層５６、ｐ−Ａｌ0.2 Ｇａ0.8 Ａｓ層５
７を光ガイド層とした３次元導波路構成となっており、
ｎ−ＧａＡｓ活性層５６のｐｎ接合ゲート下、つまり、
空之している領域に光が閉じ込められている。したがっ
て、電界の掛かっている空乏層内で効率良く電子−正孔
対が生成されるので、電子と正孔という２つのキャリア
へと分離される効率が高くなり、結果として光電流の量
子効率は高くなる。
【００１９】本素子では、応答速度を上げるために活性
層から基板側はｐ型にドーピングされており、これに電
極６４を介して逆バイアスを印加することでホールを吐
き出しているので、活性層より基板側で発生したホール
は、光検出に関与せず、電流ＩD の値は小さなものとな
っている。そこで、このＩD を増幅するために、本実施
例では図５に示すようなハイインピーダンス型増幅回路
を構成する。図中７０ａ、７０ｂ、７０ｃが増幅用のＦ
ＥＴであり、本素子ではこれら３つの増幅用ＦＥＴと６
０ａに示す光検出用ＦＥＴ１つとが集積されたものであ
る。本実施例においても、光検出素子と、増幅用の電気
素子とが全く同じ層構成であるために、余分な層構成を
積層する必要もなく、容量を低下でき、また、集積プロ
セスも、容易になっている。特に、本素子のように光を
半導体内に導波させる場合には、光吸収層以外も光子密
度の高い部分であり、基板側部分が半絶縁性でかつバイ
アスされていない時には格子の欠陥、不純物等が光によ
り活性化されたりすることで、フェルミ準位は不安定と
なり、その結果、光電流特性や、さらには周波数応答特
性にも悪影響を与える。従って、本発明のように、光が
照射される、光吸収層以外の部分にも電気的にバイアス
状態にしておくことは極めて有効である。また、本素子
では、光検出部にのみホール吐きだし機構を設けている
ため両素子を電気的に分離せずに、両素子にホール吐き
だし機構を設けた場合に比べ消費電力、浮遊容量が少な
い。
層から基板側はｐ型にドーピングされており、これに電
極６４を介して逆バイアスを印加することでホールを吐
き出しているので、活性層より基板側で発生したホール
は、光検出に関与せず、電流ＩD の値は小さなものとな
っている。そこで、このＩD を増幅するために、本実施
例では図５に示すようなハイインピーダンス型増幅回路
を構成する。図中７０ａ、７０ｂ、７０ｃが増幅用のＦ
ＥＴであり、本素子ではこれら３つの増幅用ＦＥＴと６
０ａに示す光検出用ＦＥＴ１つとが集積されたものであ
る。本実施例においても、光検出素子と、増幅用の電気
素子とが全く同じ層構成であるために、余分な層構成を
積層する必要もなく、容量を低下でき、また、集積プロ
セスも、容易になっている。特に、本素子のように光を
半導体内に導波させる場合には、光吸収層以外も光子密
度の高い部分であり、基板側部分が半絶縁性でかつバイ
アスされていない時には格子の欠陥、不純物等が光によ
り活性化されたりすることで、フェルミ準位は不安定と
なり、その結果、光電流特性や、さらには周波数応答特
性にも悪影響を与える。従って、本発明のように、光が
照射される、光吸収層以外の部分にも電気的にバイアス
状態にしておくことは極めて有効である。また、本素子
では、光検出部にのみホール吐きだし機構を設けている
ため両素子を電気的に分離せずに、両素子にホール吐き
だし機構を設けた場合に比べ消費電力、浮遊容量が少な
い。
【００２０】
【発明の効果】以上説明したように、本発明では以下の
ような効果がある。 １．ホール吐き出しにより、光周波数応答特性が向上す
る。 ２．ホールの蓄積による電界が発生しなくなるので、光
検出部全体に渡って電位が安定し光電流特性が向上す
る。 ３．光検出部と増幅部が同一層構成となっているので、
層構成による容量を低減でき、時間応答特性、雑音特性
が向上する。 ４．ホールを吐き出すことにより微弱になる光電流を、
特性をほとんど劣化させることなく増幅できるので、検
出感度が向上する。 ５．集積化するために増えたプロセスはほとんどなく、
またあっても容易なものである。
ような効果がある。 １．ホール吐き出しにより、光周波数応答特性が向上す
る。 ２．ホールの蓄積による電界が発生しなくなるので、光
検出部全体に渡って電位が安定し光電流特性が向上す
る。 ３．光検出部と増幅部が同一層構成となっているので、
層構成による容量を低減でき、時間応答特性、雑音特性
が向上する。 ４．ホールを吐き出すことにより微弱になる光電流を、
特性をほとんど劣化させることなく増幅できるので、検
出感度が向上する。 ５．集積化するために増えたプロセスはほとんどなく、
またあっても容易なものである。
【図１】本発明の第１の実施例の断面図。
【図２】本発明の第１の実施例のキャリアの動きを示し
たエネルギーバンド図。
たエネルギーバンド図。
【図３】本発明の第１の実施例の回路図。
【図４】本発明の第２の実施例の断面図。
【図５】本発明の第２の実施例の回路図。
【図６】本発明の第１の従来例（素子Ａ）を表す図。
【図７】（ａ）は本発明の第２の従来例（素子Ｂ）を表
す図、（ｂ）は素子Ｂにおける光電子と正孔の流れを示
す図。
す図、（ｂ）は素子Ｂにおける光電子と正孔の流れを示
す図。
５ ｎ−ＧａＡｓＦＥＴ活性層 ８ 入射光 １０、１０ａ 光検出用ＦＥＴ １４ ホール吐き出し電極 ２０、２０ａ、２０ｂ、２０ｃ 信号増幅用ＦＥＴ ３０ 電気的分離部 ４０、４０ａ、４０ｂ ダイオード ５６ ｎ−ＧａＡｓ活性層 ６０、６０ａ 光検出用ＦＥＴ ６４ ホール吐き出し電極 ７０、７０ａ、７０ｂ、７０ｃ 信号増幅用ＦＥＴ ８０ 電気的分離部 １１０４ ｎ−ＧａＡｓＦＥＴ活性層 １１１４ ホール吐き出し電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7376−4Ｍ Ｈ０１Ｌ 29/48 Ｈ
Claims (3)
- 【請求項１】 活性層を光検出層とし、ソース−ドレイ
ン、電極間を流れる電流により光を検出するＦＥＴ型光
検出部を備えた光検出器であって、前記光検出部と、該
光検出部の光検出層外の領域に生じるホールを吐き出す
手段と、前記光検出部と同一層構成で同一電極材料構成
である、信号を増幅するための少なくとも１つの増幅用
ＦＥＴとが同一基板上にモノリシック集積されており、
前記ホールを吐き出す手段と増幅用ＦＥＴは電気的にア
イソレートされており、前記光検出部の光電流を１つの
増幅用ＦＥＴのゲートに印加することを特徴とする光検
出器。 - 【請求項２】 光検出部及び増幅用ＦＥＴと同一層構
成、同一電極材料で構成されたショットキーダイオード
が少なくとも１つモノリシックに集積され、該ダイオー
ドと増幅用ＦＥＴによりトランスインピーダンス型の増
幅回路が構成されることを特徴とする請求項１記載の光
検出器。 - 【請求項３】 光検出層に入力される光は導波光である
ことを特徴とする請求項１及び２記載の光検出器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5269011A JPH07122774A (ja) | 1993-10-27 | 1993-10-27 | 光検出器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5269011A JPH07122774A (ja) | 1993-10-27 | 1993-10-27 | 光検出器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122774A true JPH07122774A (ja) | 1995-05-12 |
Family
ID=17466431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5269011A Withdrawn JPH07122774A (ja) | 1993-10-27 | 1993-10-27 | 光検出器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122774A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5740494A (en) * | 1995-08-20 | 1998-04-14 | Ricoh Company, Ltd. | Configured to enhance toner collecting efficiency and toner redepositing efficiency |
| WO2016056368A1 (ja) * | 2014-10-08 | 2016-04-14 | 株式会社テクノロジーハブ | 画像センサ |
| JP2016076914A (ja) * | 2014-10-08 | 2016-05-12 | 株式会社テクノロジーハブ | 画像センサ |
-
1993
- 1993-10-27 JP JP5269011A patent/JPH07122774A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5740494A (en) * | 1995-08-20 | 1998-04-14 | Ricoh Company, Ltd. | Configured to enhance toner collecting efficiency and toner redepositing efficiency |
| WO2016056368A1 (ja) * | 2014-10-08 | 2016-04-14 | 株式会社テクノロジーハブ | 画像センサ |
| JP2016076914A (ja) * | 2014-10-08 | 2016-05-12 | 株式会社テクノロジーハブ | 画像センサ |
| US10075664B2 (en) | 2014-10-08 | 2018-09-11 | Technology Hub Inc. | Image sensor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8441032B2 (en) | Low-level signal detection by semiconductor avalanche amplification | |
| US7759698B2 (en) | Photo-field effect transistor and integrated photodetector using the same | |
| US6870207B2 (en) | III-V charge coupled device suitable for visible, near and far infra-red detection | |
| US7556976B2 (en) | Method of fabricating semiconductor devices employing at least one modulation doped quantum well structure and one or more etch stop layers for accurate contact formation | |
| WO2009107568A1 (ja) | 光電界効果トランジスタ，及びその製造方法 | |
| US5185272A (en) | Method of producing semiconductor device having light receiving element with capacitance | |
| EP0452801B1 (en) | Semiconductor device having light receiving element and method of producing the same | |
| US7776753B2 (en) | Method of fabricating semiconductor devices employing at least one modulation doped quantum well structure and one or more etch stop layers for accurate contact formation | |
| US4740823A (en) | Photo-detectors | |
| JP3233983B2 (ja) | キャリアの吐き出しの為の手段を有する光検出器及びそれを用いた光通信システム | |
| JPH07122774A (ja) | 光検出器 | |
| JPH08316522A (ja) | Ｈｅｍｔ型光検出部を備えた光検出器 | |
| US7015120B2 (en) | Method of fabricating semiconductor devices employing at least one modulation doped quantum well structure and one or more etch stop layers for accurate contact formation | |
| US5296698A (en) | Lateral photo-sensing device, opt-electronic integrated circuit using the lateral photo-sensing device and photo-logic device using the lateral photo-sensing device | |
| US4982256A (en) | Optoelectronic integrated circuit | |
| D'Asaro et al. | Batch fabrication and structure of integrated GaAs-Al/sub x/Ga/sub 1-x/As field-effect transistor-self-electro-optic effect devices (FET-SEED's) | |
| JP3721586B2 (ja) | 光検出器 | |
| JPH05343731A (ja) | 受光素子 | |
| JP2938479B2 (ja) | Ｆｅｔ型光検出器 | |
| JP2757319B2 (ja) | Ｆｅｔ構造光検出器 | |
| JPH06244395A (ja) | 集積光検出器 | |
| JP2813217B2 (ja) | 半導体装置 | |
| US4999695A (en) | MSM type semiconductor light responsive element | |
| JP2570424B2 (ja) | 半導体受光素子 | |
| JPH04123473A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |