WO2016056368A1 - 画像センサ - Google Patents

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WO2016056368A1
WO2016056368A1 PCT/JP2015/076377 JP2015076377W WO2016056368A1 WO 2016056368 A1 WO2016056368 A1 WO 2016056368A1 JP 2015076377 W JP2015076377 W JP 2015076377W WO 2016056368 A1 WO2016056368 A1 WO 2016056368A1
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WO
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current
voltage
semiconductor layer
light receiving
region
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Application number
PCT/JP2015/076377
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French (fr)
Inventor
幸弘 鵜飼
孝司 澤田
Original Assignee
株式会社テクノロジーハブ
株式会社メガチップス
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present invention relates to an image sensor.
  • CCD Charge-Coupled Device
  • CMOS Complementary Metal-Oxide-Semiconductor
  • the exposure time is a period during which the current is accumulated.
  • This exposure time is controlled according to the intensity of light received by the photodiode in order to obtain an appropriate image signal. For example, if the exposure time is controlled to be relatively long when the light intensity is high, the amount of charge stored in the capacitor component tends to exceed the upper limit value, thereby causing overexposure. Therefore, in order to avoid such overexposure, when the light intensity is high, the exposure time is controlled to be short.
  • Patent Documents 1 to 6 are posted as techniques related to the present invention.
  • an object of the present invention is to provide an image sensor having a light receiving element whose exposure time is automatically adjusted.
  • a first aspect of an image sensor includes a light receiving element and a current reading unit, and the light receiving element includes a first type first semiconductor layer to which a first power supply potential is applied, and the first semiconductor layer.
  • a second type second semiconductor layer that receives light at a junction with the first semiconductor layer, and the first type formed above the second semiconductor layer and spaced apart from each other.
  • the first region, the first type second region, a first electrode provided on the first region and applied with a second power supply potential different from the first power supply potential, and the second region A second electrode provided on the first electrode; an insulating layer formed on the second semiconductor layer between the first region and the second region; and a gate voltage formed on the insulating layer. Is applied to the current reading unit from the first region. And that flows into the second region, the light receiving element is detected as a pixel signal that reflects the amount of light received.
  • a second aspect of the image sensor according to the present invention is the image sensor according to the first aspect, wherein the gate electrode is formed of the first type semiconductor.
  • a third aspect of the image sensor according to the present invention is the image sensor according to the first or second aspect, wherein the reset wiring to which a reset potential is applied, the second semiconductor layer, and the reset wiring.
  • a reset switch provided between the reset switch and the reset switch is turned off after the reset switch is turned on and the potential of the second semiconductor layer is reset to the reset potential. The current is detected as the pixel signal when a predetermined period of time has elapsed since the reset switch was turned off.
  • a fourth aspect of the image sensor according to the present invention is the image sensor according to the third aspect, wherein the current that flows while the reset switch is on is input, and the input current is predetermined.
  • a gate voltage generator for outputting a voltage to the gate electrode so that a difference from the set current value is smaller than a predetermined value.
  • a fifth aspect of the image sensor according to the present invention is the image sensor according to the fourth aspect, comprising a plurality of gate switches, a plurality of pixel selection switches, and a signal line, wherein the light receiving element and the reset switch are A plurality of pixel selection switches are provided between each of the plurality of light receiving elements and the signal line, and an output terminal of the gate voltage generation unit is connected to the plurality of gates.
  • the current reading unit detects a current flowing through the signal line
  • the gate voltage generation unit is configured to detect the gate voltage generation unit A current flowing through the signal line in a state where the reset switch connected to one of the light receiving elements is turned on is input from the current reading unit, and the input current and the current set value Such that the difference is smaller than a predetermined value, the operation to output the voltage is repeated by varying the light receiving element.
  • a sixth aspect of the image sensor according to the present invention includes a light receiving element, a current reading unit, and a voltage control unit.
  • the light receiving element includes a first type first semiconductor layer to which a first power supply potential is applied; A second type second semiconductor layer formed on the first semiconductor layer, and the first type first region and the first type formed above the second semiconductor layer and spaced apart from each other.
  • a seventh aspect of the image sensor according to the present invention is the image sensor according to the sixth aspect, further comprising an image processing unit that calculates image statistical information based on the pixel signal, and the voltage control unit Controls the voltage to be controlled based on the image statistical information to adjust the sensitivity or dynamic range of the image sensor.
  • An eighth aspect of the image sensor according to the present invention is the image sensor according to the sixth or seventh aspect, wherein a plurality of the light receiving elements are arranged, and the voltage control unit is provided for the plurality of light receiving elements.
  • the control target voltage is controlled for each of a plurality of areas set in the above.
  • a ninth aspect of the image sensor according to the present invention is the image sensor according to any one of the sixth to eighth aspects, wherein the voltage control unit is a part of the plurality of light receiving elements. Only the second power supply potential is output.
  • the gate voltage when the gate voltage becomes larger than the threshold voltage, a channel is formed between the first region and the second region, and the first electrode is transferred to the second electrode.
  • a current (referred to as a first current) flows. This first current depends on the difference between the gate voltage and the threshold voltage.
  • the potential (bias voltage) applied to the second semiconductor layer is a potential corresponding to the second current. That is, the bias voltage depends on the amount of light.
  • the threshold voltage varies according to the bias voltage (substrate bias effect). Therefore, the first current takes a value according to the bias voltage and eventually takes a value according to the light quantity.
  • the exposure time is the time from when the junction receives light until the bias voltage takes a value corresponding to the amount of light, which is automatically determined as will be described in detail later.
  • an increase in threshold voltage can be avoided.
  • the upper limit value of the exposure time can be set in a predetermined period.
  • manufacturing variations in the bias voltage can be absorbed.
  • the circuit scale is reduced as compared with the case where the gate voltage generation unit is provided for each light receiving element. Can be reduced.
  • the sixth and seventh aspects of the image sensor according to the present invention it is possible to construct a feedback system according to the pixel signal.
  • imaging can be performed with appropriate characteristics (for example, sensitivity or dynamic range) according to the image signal.
  • the characteristics can be controlled for each area. Therefore, it is suitable for computer vision, for example.
  • FIG. 1 is a diagram schematically illustrating an example of the configuration of the image sensor 100.
  • the image sensor 100 includes a plurality of signal lines 120 and a plurality of signal lines 122.
  • the plurality of signal lines 120 extend in parallel with each other, and the plurality of signal lines 122 extend in parallel with each other while extending across the signal line 120.
  • the signal lines 120 and 122 are orthogonal to each other.
  • a pixel 110 is provided in each region formed at the intersection of the signal lines 120 and 122.
  • the plurality of pixels 110 are arranged in a matrix. A specific internal configuration of the pixel 110 will be described in detail later.
  • Each signal line 122 is connected to the pixels 110 belonging to the same row and also connected to the row selection unit 132.
  • the row selection unit 132 sequentially outputs a signal for selecting the pixels 110 for each row to the signal line 122.
  • Each signal line 120 is connected to the pixels 110 belonging to the same column and also connected to the current readout unit 130.
  • the selected pixel 110 passes a current corresponding to the amount of received light through the signal line 120, as will be described in detail later.
  • the current reading unit 130 reads each of these currents as a pixel signal.
  • the current reading unit 130 can be formed by a circuit.
  • the pixels 110 are sequentially selected for each row, whereby the current reading unit 130 can read the pixel signal for each row.
  • the image imaged with the image sensor 100 can be produced
  • FIG. This image is an image composed of pixel signals of all the pixels 110 and forms, for example, one screen.
  • a moving image can be generated by repeatedly generating an image every predetermined time.
  • FIG. 2 is an equivalent circuit schematically showing an example of the internal configuration of the pixel 110.
  • the pixel 110 includes a light receiving element 10, a reset switch 20, and a pixel selection switch 30.
  • the light receiving element 10 is an element that receives light.
  • FIG. 3 schematically shows an example of the configuration of the light receiving element 10.
  • the light receiving element 10 includes semiconductor layers 11 and 12, an insulating layer 13, a gate electrode 14, a source electrode 15, and a drain electrode 16.
  • the semiconductor layer 11 is a P-type semiconductor layer in which holes are used as carriers, for example.
  • a P-type semiconductor layer is formed, for example, by adding a trivalent element (for example, boron or aluminum) to a semiconductor of a tetravalent element (for example, silicon).
  • a first power supply potential for example, ground potential is applied to the semiconductor layer 11.
  • the semiconductor layer 12 is formed on a part of the semiconductor layer 11.
  • the semiconductor layer 12 is a semiconductor layer of a type different from that of the semiconductor layer 11, and is, for example, an N-type semiconductor layer in which free electrons are used as carriers.
  • Such a semiconductor layer can be formed, for example, by adding a pentavalent element (eg, phosphorus, arsenic, etc.) to a tetravalent element semiconductor.
  • a P-type source region 17 and a P-type drain region 18 different from the type of the semiconductor layer 12 are formed on the semiconductor layer 12.
  • the source region 17 and the drain region 18 are formed to be spaced from each other in the left-right direction on the paper.
  • An insulating layer 13 is formed on the semiconductor layer 12 at least between the source region 17 and the drain region 18.
  • the insulating layer 13 is, for example, silicon oxide.
  • a gate electrode 14 is formed on the insulating layer 13.
  • the gate electrode 14 is a semiconductor (P-type or N-type semiconductor), for example. Such a semiconductor exhibits substantially the same function as a conductor by increasing the concentration of impurities for carriers.
  • a predetermined potential hereinafter also referred to as gate voltage Vgs is applied to the gate electrode 14.
  • the source electrode 15 and the drain electrode 16 are formed on the source region 17 and the drain region 18, respectively.
  • the source electrode 15 and the drain electrode 16 are, for example, metal (for example, copper or aluminum).
  • a second power supply potential (for example, 2 V) different from the first power supply potential is applied to the source electrode 15.
  • Such a structure is similar to a so-called MOS (Metal-Oxide-Semiconductor) field effect transistor.
  • MOS Metal-Oxide-Semiconductor
  • a channel is formed between the source region 17 and the drain region 18 when the gate voltage Vgs exceeds the threshold voltage Vth, similarly to the MOS field effect transistor.
  • a current IPMOS flows from the source electrode 15 to the drain electrode 16. This current IPMOS depends on the amount of light received by the light receiving element 10, as will be described in detail later.
  • one end (source electrode 15) of light receiving element 10 is connected to the high potential end of DC power supply E1, and the other end (drain electrode 16) is connected to signal line 120 via pixel selection switch 30. It is connected. That is, the pixel selection switch 30 is provided between the light receiving element 10 and the signal line 120.
  • the pixel selection switch 30 is a switch (for example, a transistor) that selects the pixel 110.
  • the pixel selection switch 30 When the pixel selection switch 30 is turned on, the light receiving element 10 can flow the current IPMOS to the signal line 120.
  • the current reading unit 130 reads the current IPMOS flowing through the signal line 120 as a pixel signal.
  • the control terminal of the pixel selection switch 30 is connected to the signal line 122.
  • the pixel selection switches 30 of the pixels 110 belonging to the same row are connected to one signal line 122. Therefore, the plurality of pixel selection switches 30 are controlled for each row. Further, the pixel selection switches 30 belonging to the same column are exclusively turned on. For example, the pixel selection switches 30 are sequentially turned on one by one.
  • the light receiving operation of the light receiving element 10 will be described.
  • Light from the outside is incident on the boundary (PN junction) between the semiconductor layers 11 and 12 through, for example, a lens (not shown) (FIG. 3).
  • Free electrons and holes are generated by the photovoltaic effect at the PN junction where light is incident.
  • the generated holes move to the semiconductor layer 11, and the electrons move to the semiconductor layer 12. That is, this PN junction functions as a photodiode.
  • bias voltage Vbs the potential of the semiconductor layer 12 (hereinafter also referred to as bias voltage Vbs) is lowered.
  • the bias voltage Vbs decreases, the diode formed by the junction between the source region 17 and the semiconductor layer 12 becomes conductive. As a result, the current IPD flows from the source electrode 15 to the semiconductor layer 11.
  • the threshold voltage Vth also decreases due to the substrate bias effect.
  • the difference between the gate voltage Vgs and the threshold voltage Vth increases, so that the current IPMOS flowing from the source region 17 to the drain region 18 via the channel increases.
  • the bias voltage Vbs depends on the current IPD as described later in detail. More specifically, the bias voltage Vbs decreases as the current IPD increases. That is, the current IPMOS increases as the amount of light increases. Therefore, the current IPMOS can be used as a pixel signal. More specifically, in FIG. 2, when the pixel selection switch 30 is turned on, the current IPMOS flows through the signal line 120, and the current reading unit 130 detects the current IPMOS flowing through the signal line 120 as a pixel signal.
  • a reset switch 20 is provided.
  • the reset switch 20 is a switch (for example, a transistor) for initializing the bias voltage Vbs of the semiconductor layer 12, and is provided between the semiconductor layer 12 and the reset wiring 126.
  • a reset potential (for example, the same potential as that of the source electrode 15) is applied to the reset wiring 126.
  • the reset switch 20 is turned on after the pixel selection switch 30 is turned on to read out a pixel signal.
  • the bias voltage Vbs of the semiconductor layer 12 is initialized to a reset potential (hereinafter also referred to as an initial value).
  • the current IPMOS is also initialized.
  • the bias voltage Vbs of the semiconductor layer 12 again takes a value corresponding to the amount of light. Therefore, when the pixel selection switch 30 is turned on, the current IPMOS also has a value corresponding to the amount of light, and the current IPMOS is read out. Thereafter, by repeating the above-described operation, the pixel signal of the pixel 110 is repeatedly read out every predetermined time.
  • a reset signal line 124 is connected to the control terminal of the reset switch 20.
  • the reset signal line 124 may be connected to the control terminal of the reset switch 20 of the plurality of pixels 110 belonging to the same row. In this case, the plurality of reset switches 20 are also controlled for each row.
  • the reset signal line 124 may be connected to the row selection unit 132, for example. That is, the row selection unit 132 may control the reset switch 20.
  • the row selection unit 132 can be formed by a circuit.
  • the exposure time of the light receiving element 10 will be considered.
  • the exposure time is the time from when light is received until the pixel signal takes a value corresponding to the amount of light. Therefore, in the present embodiment, the exposure time can be considered as the time from when the reset switch 20 is turned off until the bias voltage Vbs of the semiconductor layer 12 becomes a value corresponding to the amount of light. This is because if the bias voltage Vbs takes a value corresponding to the light amount, the current IPMOS takes a value corresponding to the light amount as described above.
  • FIG. 4 is a diagram schematically showing the configuration from the source electrode 15 to the semiconductor layer 11 with an equivalent circuit.
  • the current source PD1 corresponds to a photodiode having a PN junction between the semiconductor layers 11 and 12.
  • the current generated by the current source PD1 is approximately proportional to the amount of light received by the PN junctions of the semiconductor layers 11 and 12.
  • the capacitor C1 indicates the capacitance due to the semiconductor layers 11 and 12, and is connected in parallel with the current source PD1.
  • the diode D1 corresponds to a PN junction between the source region 17 and the semiconductor layer 12.
  • a set of the capacitor C1 and the current source PD1 and the diode D1 are connected in series between the high potential end and the low potential end of the DC power supply E1.
  • the low potential end of the DC power supply E1 is grounded, and hereinafter, the high potential of the DC power supply E1 is referred to as a potential Vcc.
  • FIG. 5 is a graph schematically showing an example of the correspondence relationship between the current IPD and the bias voltage Vbs. The bias voltage Vbs decreases as the current IPD increases.
  • the rate of change of the bias voltage Vbs with respect to the current IPD decreases as the current IPD increases. That is, in the region where the current IPD is small, the bias voltage Vbs greatly decreases as the current IPD increases. On the other hand, in the region where the current IPD is large, the bias voltage Vbs decreases as the current IPD increases.
  • the exposure time is the time from when the bias voltage Vbs takes the potential (FIG. 5) according to the current IPD from the initial value. Since the bias voltage Vbs can also be taken as the voltage of the capacitor C1, the exposure time can also be taken as the time for the capacitor C1 to discharge until the voltage of the capacitor C1 reaches the above potential from the initial value.
  • the discharge time of the capacitor C1 is shorter as the current flowing from the capacitor C1 is larger, and is longer as the change amount of the bias voltage Vbs (that is, the voltage of the capacitor C1) is larger.
  • the bias voltage Vbs increases relatively small as the current IPD increases. That is, the effect of shortening the discharge time due to an increase in current exceeds the effect of increasing the discharge time due to an increase in the amount of change in the bias voltage Vbs. Therefore, the time required for discharging the capacitor C1 is shorter when the current IPD is larger. That is, the exposure time becomes shorter as the amount of light increases.
  • the exposure time is automatically determined according to the amount of light. More specifically, the exposure time is determined to be shorter as the amount of light increases. Therefore, unlike the conventional CCD image sensor or CMOS sensor, it is not necessary to calculate the exposure time according to the amount of light. This can facilitate control.
  • the threshold voltage Vth can be expressed by the following equation.
  • Vth0 indicates a threshold voltage Vth when the bias voltage Vbs is zero
  • ⁇ indicates a substrate bias coefficient
  • ⁇ F indicates a Fermi potential
  • FIG. 6 shows an example of a graph illustrating Expression (1).
  • the threshold voltage Vth is approximately proportional to the square root of the bias voltage Vbs when considered briefly.
  • the current IPMOS is expressed by the following formula.
  • IPMOS ⁇ ⁇ (
  • ⁇ is a constant determined by the size of the channel, the material of the semiconductor layer 12, etc.
  • a ⁇ B indicates the value of A to the Bth power.
  • the current IPMOS is proportional to the square of the difference between the gate voltage Vgs and the threshold voltage Vth.
  • the current IPMOS changes substantially in proportion to the square of the threshold voltage Vth.
  • the threshold voltage Vth is substantially proportional to the square root of the bias voltage Vbs
  • the current IPMOS is substantially proportional to the square of the threshold voltage Vth. Therefore, it can be considered that the current IPMOS is substantially proportional to the bias voltage Vbs. This is expressed as follows.
  • the current IPD increases exponentially with respect to the voltage VD due to the characteristics of the diode D1.
  • the voltage VD is proportional to the logarithm of the current IPD. Therefore, the bias voltage Vbs is also proportional to the logarithm of the current IPD. This is expressed as follows.
  • LN (A) indicates an index of A whose base is a Napier constant.
  • the formula (5) can be derived.
  • FIG. 7 is an experimental result schematically showing an example of the relationship between the light amount Lux and the current IPMOS, and the relationship is shown by a line graph. As illustrated in FIG. 7, the current IPMOS is substantially proportional to the logarithm of the light amount Lux.
  • a current IPD of a photodiode proportional to the amount of light is stored in a capacitor component, and a voltage value of the capacitor component is read out as a pixel signal.
  • the voltage value (pixel signal) increases in proportion to the light amount Lux.
  • the change of the voltage value with respect to the light amount Lux is schematically indicated by a broken line. Note that the initial value of the current IPMOS and the voltage value are different. FIG. 7 shows the difference in change with respect to the light amount Lux while ignoring these differences.
  • the current IPMOS is used instead of the current IPD. Since the current IPMOS is proportional to the logarithm of the light quantity Lux, the current IPMOS increases more gradually as the light quantity Lux increases.
  • an upper limit value is set for the pixel signal in order to appropriately read the pixel signal.
  • an upper limit is set for the voltage of the capacitor component, and in this image sensor 100, an upper limit is set for the current IPMOS.
  • the current IPMOS increases more gradually as the light amount Lux increases in a region closer to the upper limit of the current IPMOS. Therefore, it is possible to improve the value of the light quantity Lux that reaches the upper limit of the current IPMOS. That is, the dynamic range of the image sensor 100 can be improved.
  • the exposure time is controlled in accordance with the amount of light in order to improve the dynamic range.
  • the dynamic range is improved without requiring such exposure time control. It can be done.
  • a conventional CCD image sensor or the like has a dynamic range of about 60 dB, but the image sensor 100 can realize a dynamic range of about 120 dB. That is, the dynamic range can be improved by about 1000 times.
  • FIG. 8 schematically shows an example of a timing chart of the image sensor 100.
  • signals NWR1, NWR2, SEL1, and SEL2 are shown.
  • the signals NWR1 and NWR2 are signals output to the reset signal lines 124 in the first row and the second row, respectively.
  • the signals SEL1 and SEL2 are signal lines 122 in the first row and the second row, respectively. Is a signal to be output.
  • signals are also output to the signal lines 122 and the reset signal lines 124 in the third and subsequent rows, they are not shown in FIG.
  • FIG. 8 shows an example of a timing chart in the case of using a so-called rolling shutter system. This will be specifically described below.
  • the signal NWR1 is active. Therefore, the reset switch 20 of the pixels 110 in the first row is turned on, and thereby the bias voltage Vbs of the light receiving elements 10 belonging to the pixels 110 in the first row is reset to the initial value.
  • the signal SEL1 is also inactive. Therefore, the pixel selection switch 30 of the pixels 110 in the first row is off, and the pixels 110 in the first row are not selected.
  • the signal NWR1 switches from active to inactive. Accordingly, the reset switch 20 of the pixels 110 in the first row is turned off. As a result, the bias voltage Vbs of the light receiving elements 10 belonging to the pixels 110 in the first row starts to change to a value corresponding to the light amount Lux. As described above, the bias voltage Vbs takes a value corresponding to each light amount Lux when the exposure time corresponding to the light amount Lux passes.
  • the signal SEL1 switches from inactive to active at a time t2 when a predetermined period T1 has elapsed from the time t1. Accordingly, the pixel selection switch 30 of the pixel 110 in the first row is turned on. That is, the pixel 110 in the first row is selected. Accordingly, the light receiving elements 10 in the first row pass a current IPMOS corresponding to the light amount Lux to the signal line 120 via the pixel selection switch 30.
  • the signal SEL1 is switched from active to inactive at a time t3 when a predetermined time has elapsed from the time t2. Accordingly, the pixel selection switch 30 of the pixel 110 in the first row is turned on.
  • the current reading unit 130 detects the current IPMOS flowing through each signal line 120 in the period between the time points t2 and t3 as a pixel signal. For example, the current reading unit 130 converts the current IPMOS into a voltage and outputs the voltage value to, for example, an analog-digital converter (not shown). The analog-digital converter converts the voltage value of analog data into digital data.
  • the predetermined period T1 functions as an upper limit value of the exposure time.
  • the exposure time automatically increases as the light amount Lux decreases.
  • the upper limit value of the exposure time is set by the predetermined period T1. Thereby, a pixel signal can be acquired in the predetermined period T1 at the maximum.
  • the signal NWR1 is switched from inactive to active at time t3. Accordingly, the reset switch 20 of the pixels 110 in the first row is turned on. As a result, the bias voltage Vbs of the light receiving elements 10 in the first row starts to change to the initial value. At time t5 when a sufficient period required for the bias voltage Vbs to take the initial value has elapsed, the signal NWR1 switches from active to inactive again. Thereafter, the above-described operation is repeated.
  • the signals NWR2 and SEL2 for the pixels 110 in the second row are switched in the same manner as the signals NWR1 and SEL1 for the pixels 110 in the first row, they are switched later than the signals NWR1 and SEL1, respectively. That is, the signal NWR2 switches to active after the signal NWR2 switches to inactive, and the signal SEL1 switches to active after the signal SEL1 switches to inactive.
  • the pixel signal of the pixel 110 in the second row is read after the reading of the pixel signal of the pixel 110 in the first row is completed, and the bias voltage Vbs of the light receiving element 10 in the first row. Is initialized, the bias voltage Vbs of the light receiving elements 10 in the second row is initialized.
  • the pixels 110 in the third and subsequent rows operate later than the pixels 110 in the (n ⁇ 1) -th row.
  • a period (frame period) from the time point t1 to the time point t5 in order to read the pixel signals of the pixels 110 in the first row after the reading of the pixel signals of the pixels 110 in all rows is completed. This is a period longer than the product of the period when the selection switch 30 is turned on and the number of rows.
  • the threshold voltage Vth is higher than that of the same type.
  • a buried channel provided in the channel region instead of the surface of the second semiconductor layer 12 is employed.
  • the gate electrode 14 may be formed of the same type of semiconductor as the source region 17 and the drain region 18 (for example, a P-type semiconductor). Accordingly, the image sensor 100 can be easily manufactured while avoiding the increase in the threshold voltage Vth.
  • the threshold voltages Vth of the plurality of pixels 110 may be different from each other due to manufacturing variations. That is, the threshold voltage Vth varies among the pixels 110. Such variation in the threshold voltage Vth causes an error in the current IPMOS corresponding to the light amount Lux. This is because the current IPMOS depends on the difference between the gate voltage Vgs and the threshold voltage Vth, as can be understood from the equation (2). Therefore, here, it is intended to absorb variations in the threshold voltage Vth.
  • the current IPMOS is determined by the difference between the gate voltage Vgs and the threshold voltage Vth, by adjusting the gate voltages Vgs of the plurality of light receiving elements 10 according to the variation in the threshold voltage Vth, the current IPMOS caused by the variation in the threshold voltage Vth. It can be seen that the error can be reduced.
  • the variation between the pixels 110 in the threshold voltage Vth can be grasped by the current IPMOS when the equal bias voltage Vbs is applied to the plurality of pixels 110. Therefore, the gate voltage Vgs according to the current IPMOS of each light receiving element 10. Think about adjusting.
  • FIG. 9 is a diagram schematically showing an example of the internal configuration of the pixel 110.
  • the pixel 110 further includes a gate voltage generation unit 40, a current reading unit 42, and a setting switch 44, as compared with the pixel 110 of FIG. 2.
  • the setting switch 44 is, for example, a transistor, and is provided in series with the light receiving element 10 between the high potential end and the low potential end (ground) of the DC power supply E1. When the setting switch 44 is turned on, a current IPMOS corresponding to the light amount Lux flows. This current path is a path different from the pixel selection switch 30 and the signal line 120.
  • the setting switch 44 is turned on when the reset switch 20 is turned on. Therefore, the current IPMOS that flows when the setting switch 44 is turned on is a current when the bias voltage Vbs takes the initial value.
  • the setting signal line 128 is connected to the control terminal of the setting switch 44.
  • the setting signal line 128 extends in parallel with the signal line 122 and is commonly connected to the setting switch 44 of the pixels 110 belonging to the same row. In this case, the setting switch 44 is controlled for each row.
  • the setting signal line 128 is also connected to the row selection unit 132, and the row selection unit 132 appropriately outputs a signal to the setting signal line 128.
  • the current reading unit 42 detects the current IPMOS that flows when the setting switch 44 is turned on. That is, the current IPMOS is detected when the bias voltage Vbs takes the initial value. The detected current IPMOS is output to the gate voltage generator 40.
  • the current reading unit 42 is provided between the light receiving element 10 and the setting switch 44, but may be provided between the setting switch 44 and the ground. According to this, the current IPMOS (pixel signal) flowing through the signal line 120 when the pixel selection switch 30 is turned on does not pass through the current reading unit 42. Therefore, the influence by the current reading unit 42 can be avoided.
  • the gate voltage generating unit 40 receives the current IPMOS input from the current reading unit 42 and outputs the gate voltage Vgs generated based on the current IPMOS to the gate electrode 14 of the light receiving element 10. More specifically, the gate voltage generator 40 adjusts the gate voltage Vgs so that the difference between the current IPMOS and a predetermined current set value is lower than a predetermined value. Since the circuit for adjusting the voltage level is well known in the art, a detailed description thereof is omitted, but for example, an amplifier circuit whose gain is controllable can be employed.
  • Such adjustment of the gate voltage Vgs is performed in all the pixels 110. Therefore, the gate voltage Vgs is adjusted according to the variation in the threshold voltage Vth. Therefore, variations in threshold voltage Vth can be absorbed.
  • the gate voltage generator 40 only needs to adjust the gate voltage Vgs according to the current IPMOS that flows when the setting switch 44 is turned on, the adjustment operation is performed only during the period when the setting switch 44 is turned on. Just do it. Therefore, in the example of FIG. 9, the setting signal line 128 is also connected to the gate voltage generation unit 40.
  • FIG. 10 is a diagram schematically showing an example of a timing chart of the image sensor 100.
  • signals CONF1 and CONF2 output to the setting signal lines 128 in the first row and the second row are also shown.
  • the signal CONF1 is turned on only when the signal NWR1 in the first row is activated (that is, only when the reset switch 20 in the first row is turned on). Accordingly, the setting switch 44 in the first row is turned on in a state where the bias voltage Vbs of the light receiving elements 10 in the first row takes the initial value.
  • the setting switch 44 is turned on, the light receiving elements 10 in the first row pass a current IPMOS reflecting the variation of the threshold voltage Vth. Therefore, the currents IPMOS flowing from the light receiving elements 10 in the first row are different from each other.
  • Each of the current reading units 42 in the first row detects the current IPMOS and outputs it to the corresponding gate voltage generation unit 40.
  • the gate voltage generator 40 adjusts the gate voltage Vgs so that the difference between the input current IPMOS and a preset current setting value is smaller than a predetermined value, and outputs the adjusted voltage to the corresponding light receiving element 10. .
  • the light receiving elements 10 in the first row pass substantially equal currents IPMOS in a state where the common bias voltage Vbs (initial value) is applied. Thereby, the variation in the threshold voltage Vth in the light receiving elements 10 in the first row can be absorbed.
  • the gate voltage Vgs maintains the adjusted value until the signal CONF1 is activated again. Therefore, the gate voltage Vgs maintains the adjusted value even in the reading period (period in which the signal SEL1 is activated). Therefore, the current IPMOS corresponding to the amount of light can be supplied in a state where the variation in the threshold voltage Vth is absorbed. Therefore, the error of the current IPMOS due to the variation of the threshold voltage Vth can be reduced.
  • FIG. 11 is a diagram schematically illustrating an example of the internal configuration of the pixel 110.
  • the gate voltage generation unit 40 is not provided in the pixel 110 but is provided outside the pixel 110.
  • the pixel 110 is provided with a gate switch 46 instead of the setting switch 44.
  • one gate voltage generation unit 40 is provided for a plurality of light receiving elements 10 belonging to the same column.
  • the plurality of gate voltage generators 40 are provided in different columns.
  • the gate voltage generator 40 receives the current IPMOS of the corresponding column read by the current read unit 130.
  • the first column current IPMOS is input to the first column gate voltage generator 40.
  • the gate switch 46 is provided between the gate electrode 14 of the light receiving element 10 and the gate voltage generator 40.
  • the output terminal of the gate voltage generator 40 is connected to the gate electrode 14 of the light receiving element 10 via the gate switch 46.
  • the control terminal of the gate switch 46 is connected to the setting signal line 128.
  • the setting signal line 128 extends in parallel with the signal line 122 and is commonly connected to the control terminal of the gate switch 46 of the pixel 110 belonging to the same row. Therefore, the gate switch 46 is controlled for each row.
  • the gate voltage generation unit 40 turns on the signal line 120 with the reset switch 20, the gate switch 46, and the pixel selection switch 30 connected to one of the light receiving elements 10 turned on.
  • the current IPMOS flowing through the current receiving unit 130 is input from the current reading unit 130, and the operation of outputting the voltage is made different for the light receiving element 10 so that the difference between the input current IPMOS and the current set value becomes smaller than a predetermined value. Repeat.
  • FIG. 12 is a diagram illustrating an example of a timing chart of the image sensor 100.
  • the signals NWR1, CONF1, and SEL1 are active during the period from the initial time to the time point t11. Therefore, in this period, the reset switch 20, the gate switch 46, and the pixel selection switch 30 in the first row are on.
  • the bias voltage Vbs of the light receiving element 10 in the first row takes an initial value. Further, since the pixel selection switch 30 in the first row is on, the currents IPMOS of the light receiving elements 10 in the first row flow through the plurality of signal lines 120, respectively.
  • the current reading unit 130 reads the current IPMOS flowing through the signal line 120 and outputs it to the corresponding gate voltage generation unit 40.
  • the output of the gate voltage generator 40 is applied to the gate electrode 14 of the light receiving element 10 in the first row.
  • the gate voltage generator 40 adjusts and outputs the output voltage so that the difference between the input current IPMOS and the current setting is smaller than a predetermined value.
  • the output voltage is applied to the light receiving elements 10 in the first row as the gate voltage Vgs.
  • the signals CONF1 and SEL1 are switched from active to inactive. Accordingly, the gate switch 46 and the pixel selection switch 30 in the first row are turned off. By turning off the gate switch 46 in the first row, the gate voltage Vgs of the light receiving element 10 in the first row is maintained by the parasitic capacitance of the light receiving element 10 in the first row. Further, when the pixel selection switch 30 in the first row is turned off, the current IPMOS flowing through each signal line 120 once becomes zero.
  • the signal NWR1 switches from active to inactive.
  • the reset switch 20 in the first row is turned off.
  • the bias voltage Vbs starts to change to a value corresponding to the light amount.
  • the bias voltage Vbs of the light receiving element 10 in the first row takes a value corresponding to each light quantity.
  • the signal SEL1 switches from inactive to active. Accordingly, the pixel selection switch 30 in the first row is turned on. As a result, the light receiving elements 10 in the first row pass a current IPMOS corresponding to the amount of light through the signal line 120.
  • the signals NWR1 and CONF1 are switched from inactive to active. Accordingly, the reset switch 20 and the gate switch 46 in the first row are turned on. As a result, all of the bias voltages Vbs of the light receiving elements 10 in the first row again take the initial value, and the current IPMOS flowing through each signal line 120 does not reflect the light amount. Then, at time t15 after time t14, the signals CONF1 and SEL1 are switched from active to inactive. As a result, the current IPMOS becomes zero again.
  • the current reading unit 130 reads the current IPMOS that flows during this period as a pixel signal.
  • the current IPMOS flowing through the signal line 120 between time points t14 and t15 is a current when the bias voltage Vbs takes an initial value, and is a current used when determining the gate voltage Vgs. Therefore, the current IPMOS flowing at this time is output by the current reading unit 130 to the corresponding gate voltage generation unit 40.
  • the gate voltage generator 40 adjusts the gate voltage Vgs according to the input current IPMOS. Thereafter, the above operation is repeated.
  • the operation of the nth row is delayed from the operation of the (n ⁇ 1) th row in order to perform the above operation for each row sequentially. Done.
  • the number of gate voltage generation units 40 can be reduced as compared with the case where the gate voltage generation unit 40 is provided for each pixel 110. Therefore, the circuit scale and manufacturing cost can be reduced.
  • the gate voltage generator 40 only needs to operate when any of the signals on the setting signal line 128 is active. Therefore, the signal CONF that is the logical sum of the signals of the setting signal lines 128 of all rows is input to the gate voltage generation unit 40, and the gate voltage generation unit 40 operates only when the signal CONF is active. Good. According to this, an unnecessary operation can be avoided. This contributes to reduction of power consumption, for example.
  • the gate voltage Vgs is adjusted every time the pixel signal is read, but the gate voltage Vgs may be adjusted only once. Alternatively, every time a pixel signal in a certain row is read out a plurality of times, the gate voltage Vgs of the light receiving element 10 in that row may be adjusted.
  • the light receiving element 10 has the same configuration as a so-called P-type MOS field effect transistor, but may have the same configuration as an N-type MOS field effect transistor.
  • FIG. 13 is a diagram schematically showing an example of the configuration of the light receiving element 10 and its peripheral circuit.
  • FIG. 13 also shows an example of the configuration of the reset switch 20.
  • the reset switch 20 includes a gate electrode 21, a drain region 22, a source region 23, and an insulating layer 24.
  • the drain region 22 and the source region 23 are formed, for example, on the semiconductor layer 11.
  • the drain region 22 and the source region 23 are semiconductor layers of a different type (here, N type) from the type of the semiconductor layer 11 (here, P type).
  • the source region 23 is connected to the semiconductor layer 12 through wiring.
  • a semiconductor layer 121 having the same type as the semiconductor layer 12 and having a high impurity concentration is formed on the semiconductor layer 12.
  • the semiconductor layer 121 and the source region 23 are connected by wiring. ing. With the semiconductor layer 121, the semiconductor layer 12 and the source region 23 can be connected with low resistance.
  • an insulating layer 24 is provided at least between the drain region 22 and the source region 23.
  • a gate electrode 21 is provided on the insulating layer 24. In other words, the gate electrode 21 faces the portion between the drain region 22 and the source region 23 via the insulating layer 24.
  • Such a reset switch 20 is a so-called MOS field effect transistor.
  • a voltage control circuit 140 In the illustration of FIG. 13, a voltage control circuit 140, a sensor output circuit 150, and a pixel signal control circuit 160 are provided as peripheral circuits.
  • the voltage control circuit 140 controls at least one of the voltages described below based on the pixel signal output from the sensor output circuit 150, as will be described in detail later. That is, a power supply potential applied to the drain electrode 16 (hereinafter also referred to as power supply voltage PVDD), a gate voltage Vgs applied to the gate electrode 14, and a potential applied to the semiconductor layer 12 (hereinafter also referred to as well voltage VWELL). ) Is controlled. Hereinafter, these voltages may be collectively referred to as control target voltages.
  • the voltage control circuit 140 includes a power supply voltage control circuit 141, a gate voltage control circuit 142, and a well voltage control circuit 143.
  • the power supply voltage control circuit 141 is connected to the drain electrode 16 on the output side, and outputs a variable power supply voltage PVDD to the drain region 18 via the drain electrode 16. Since a circuit that outputs a variable voltage is known, a detailed description thereof is omitted, but an amplifier capable of controlling the amplification factor can be employed, for example.
  • the power supply voltage control circuit 141 receives a command regarding the value of the power supply voltage PVDD from the pixel signal control circuit 160.
  • the power supply voltage control circuit 141 outputs the power supply voltage PVDD based on this command.
  • the power supply voltage control circuit 141 corresponds to the DC power supply E1 referred to in the first embodiment.
  • the gate voltage control circuit 142 is connected to the gate electrode 14 on the output side, and outputs a variable gate voltage Vgs to the gate electrode 14.
  • a circuit that outputs a variable output voltage for example, an amplifier whose gain can be controlled can be employed.
  • the gate voltage control circuit 142 receives a command regarding the value of the gate voltage Vgs from the pixel signal control circuit 160, and outputs the gate voltage Vgs based on this command.
  • the gate voltage control circuit 142 has a function similar to that of the gate voltage generation unit 40 in the first embodiment, but the method for determining the gate voltage Vgs is different. In the second embodiment, the gate voltage Vgs is determined according to the pixel signal, as will be described in detail later.
  • the well voltage control circuit 143 is a circuit for controlling a potential applied to the semiconductor layer 12 (hereinafter referred to as well voltage VWELL).
  • the variable well voltage VWELL is output to the semiconductor layer 12 using the reset switch 20.
  • the well voltage control circuit 143 is connected to the gate electrode 21 of the reset switch 20 and also to the drain region 22.
  • the well voltage control circuit 143 is connected to the drain region 22 through an electrode (not shown).
  • the well voltage control circuit 143 outputs a variable gate voltage VRgs to the gate electrode 21 and outputs a variable voltage PVRDD to the drain region 22.
  • the well voltage VWELL applied to the semiconductor layer 12 can be controlled by controlling the gate voltage VRgs and the voltage PVRDD.
  • the well voltage VWELL can be increased by increasing the voltage PVRDD.
  • an amplifier whose gain can be controlled can be employed as a circuit that outputs a variable output voltage.
  • the well voltage control circuit 143 includes, for example, the circuit for the gate voltage Vgs and the circuit for the voltage PVRDD.
  • the well voltage control circuit 143 receives a command about the value of the well voltage VWELL from the pixel signal control circuit 160, and outputs the gate voltage VRgs and the voltage PVRDD so as to apply the well voltage VWELL based on the command to the semiconductor layer 12. .
  • the pixel 110 detects the amount of light with the reset switch 20 turned off.
  • the ON state of the reset switch 20 was used to initialize the potential of the semiconductor layer 12.
  • the second embodiment is not necessarily limited to this.
  • the pixel 110 may output the current IPMOS with the reset switch 20 turned on, that is, with the well voltage VWELL applied to the semiconductor layer 12.
  • a current IPMOS corresponding to the amount of light flows also by a tunnel effect in a path including the drain region 18, the gate electrode 14, and the source region 17.
  • the sensor output circuit 150 is connected to the source electrode 15 of the light receiving element 10 on the input side.
  • the sensor output circuit 150 includes, for example, the pixel selection switch 30 and the current readout unit 130 described above.
  • the sensor output circuit 150 (more specifically, the current reading unit 130) outputs the current IPMOS as a pixel signal. This pixel signal is input to the pixel signal control circuit 160.
  • the pixel signal control circuit 160 receives the pixel signal and outputs a command to the voltage control circuit 140 based on the pixel signal to control at least one of the gate voltage Vgs, the power supply voltage PVDD, and the well voltage VWELL. To do. Therefore, the gate voltage Vgs, the power supply voltage PVDD, and the well voltage VWELL are controlled based on the pixel signal output from the pixel 110.
  • the pixel signal control circuit 160 uses at least one of the gate voltage Vgs, the power supply voltage PVDD, and the well voltage VWELL to reduce the pixel value when the pixel value indicated by the pixel signal is larger than the upper limit value. You may control.
  • FIG. 14 is a flowchart showing an example of such control.
  • the pixel signal control circuit 160 determines whether or not the pixel value output from the sensor output circuit 150 is larger than the upper limit value. This determination can be made using a known comparator. The same applies to other comparisons to be described later, so that repeated description is avoided below.
  • the upper limit value and the reference value may be determined in advance and stored in a predetermined storage medium (not shown), for example. Also, zero can be adopted as the reference value.
  • step ST1 is executed again.
  • step ST2 the pixel signal control circuit 160 controls the control target voltage to reduce the pixel value.
  • the pixel signal control circuit 160 outputs a command to reduce the power supply voltage PVDD to the power supply voltage control circuit 141, outputs a command to reduce the gate voltage Vgs to the gate voltage control circuit 142, or A command to reduce the well voltage VWELL is output to the well voltage control circuit 143.
  • the gate voltage control circuit 142 reduces the gate voltage Vgs and outputs it to the gate electrode 14.
  • the power supply voltage control circuit 141 reduces the power supply voltage PVDD in response to this command and outputs it to the drain region 18.
  • the well voltage control circuit 143 changes at least one of the gate voltage VRgs and the voltage PVRDD so as to reduce the well voltage VWELL in response to this command. Thereby, the current IPMOS is reduced, and the pixel value can be reduced. Therefore, it can suppress that a pixel value exceeds an upper limit. If the pixel value exceeds the upper limit value, such a deficiency can be avoided where the amount of light cannot be detected properly.
  • the voltage control circuit 140 may output a common control target voltage to the light receiving elements 10 of all the pixels 110. For example, when the difference between any one of the pixel values of the plurality of pixels 110 and the upper limit value exceeds the reference value, a control target voltage that reduces the pixel value of the pixel 110 is received by all the pixels 110. You may output in common with respect to the element 10. FIG.
  • control of the control target voltage based on the pixel value is not limited to the above example, and may be changed as appropriate.
  • FIG. 15 is a diagram illustrating an example of the image sensor 100.
  • a pixel array 101 an exposure control circuit 200, a noise removal / gain control circuit 210, an AD conversion circuit 220, an image signal processing circuit 230, and an image sensor control circuit 240 are provided. .
  • the pixel array 101 includes the plurality of pixels 110 described above, a row selection unit 132, a current readout unit 130, and a voltage control circuit 140.
  • the exposure control circuit 200 controls the exposure time of the pixel 110 based on information (described later) from the image signal processing circuit 230.
  • the exposure time may be controlled by controlling the timing of transmitting a reset signal to the reset switch 20. This is because, as described in the first embodiment, the exposure time is determined according to the amount of light, but the exposure time can be changed depending on the timing when the reset switch 20 is turned on.
  • a shutter (not shown) may be provided. This shutter can select passage / blocking of light to the light receiving element 10. When the shutter is open, light enters the light receiving element 10, and when the shutter is closed, light to the light receiving element 10 is blocked. Therefore, the exposure time may be controlled by controlling the opening and closing of the shutter.
  • the noise removal / gain control circuit 210 corrects the pixel signal by performing noise removal processing or amplification processing on the pixel signal output from the pixel array 101.
  • Such noise removal processing and amplification processing can be realized by a known circuit.
  • the AD converter circuit 220 converts the pixel signal of analog data output from the noise removal / gain control circuit 210 into a pixel signal of digital data, and outputs this to the image signal processing circuit 230.
  • the image signal processing circuit 230 can perform various image processing on the pixel signal.
  • the image signal processing circuit 230 includes an image statistical processing unit 231, an inverse logarithmic conversion unit 232, and a correction processing unit 233.
  • the inverse logarithmic conversion unit 232 performs inverse logarithmic conversion on the pixel signal (pixel value).
  • pixel value is proportional to the logarithm of the light quantity
  • inverse pixel conversion is performed on the pixel value to make the converted pixel value proportional to the light quantity.
  • the conventional image processing for the image sensor in which the light amount and the pixel value are proportional can be applied as it is.
  • the correction processing unit 233 performs image processing such as pixel interpolation processing, gamma correction, edge enhancement, and color correction on the image signal.
  • image processing such as pixel interpolation processing, gamma correction, edge enhancement, and color correction on the image signal.
  • gamma correction can be employed as it is.
  • the conventional image processing for an image sensor in which the light amount and the pixel value are proportional can be employed as it is.
  • the image statistical processing unit 231 calculates a statistical value (hereinafter also referred to as image statistical information) based on the pixel signal.
  • image statistical information a statistical value (hereinafter also referred to as image statistical information) based on the pixel signal.
  • image statistical information a statistical value (hereinafter also referred to as image statistical information) based on the pixel signal.
  • image statistical information for example, at least one of the maximum value, the minimum value, the sum, the average value, the mode value, the variance value, the standard deviation, and the like for the pixel signals of all the pixels 110. Can be adopted.
  • a signal constituted by pixel signals of all the pixels 110 is also referred to as an image signal.
  • the total or average value of the pixel signals may be employed as the image statistical information.
  • This sum or average value indicates the overall brightness of the image.
  • the image sensor control circuit 240 may control the control target voltage so as to adjust the sensitivity according to, for example, image statistical information (brightness).
  • image statistical information (brightness).
  • the image sensor control circuit 240 compares the image statistical information with a predetermined brightness reference value, and determines whether the image statistical information is smaller than the brightness reference value. to decide.
  • This brightness reference value is set in advance and stored in a predetermined storage medium.
  • step ST10 is executed again.
  • step ST11 the image sensor control circuit 240, for example, increases the sensitivity, the power supply voltage control circuit 141 and the gate voltage control circuit 142.
  • a command is output to at least one of the well voltage control circuit 143. That is, when the image is dark, at least one of the gate voltage Vgs, the power supply voltage PVDD, and the well voltage VWELL is controlled to increase the sensitivity.
  • the power supply voltage control circuit 141 that has received the command increases the power supply voltage PVDD and outputs it. Thereby, since sensitivity becomes large, a brighter image signal can be obtained.
  • control target voltages may be controlled continuously according to the brightness. Since this point is the same also about the control described elsewhere, repeated description is avoided.
  • the exposure time can be shortened. That is, an image signal can be obtained with a short exposure time. This is suitable for high-speed object imaging.
  • the image sensor control circuit 240 has at least one of the power supply voltage control circuit 141, the gate voltage control circuit 142, and the well voltage control circuit 143 to improve sensitivity.
  • a command may be output to
  • the image sensor control circuit 240 may control the well voltage VWELL in order to reduce the dark current. If the well voltage VWELL is changed as described above, the threshold voltage Vth can be controlled by the substrate bias effect, so that the dark current can be controlled. More specifically, the well voltage VWELL may be changed so as to increase the threshold voltage Vth. Thereby, dark current can be reduced. Therefore, a high S / N ratio can be realized.
  • the difference between the maximum value and the minimum value of all the pixels 110 may be adopted.
  • the image sensor control circuit 240 compares the image statistical information (difference between the maximum value and the minimum value) with the range reference value, and the difference is larger than the range reference value. Judge whether it is large or not.
  • the range reference value is also determined in advance and stored in a predetermined storage medium, for example.
  • step ST20 If it is determined in step ST20 that the image statistical information is smaller than the range reference value, step ST20 is executed again.
  • step ST21 the image sensor control circuit 240 increases the power supply voltage control circuit 141, the gate voltage control circuit 142, and the like to increase the dynamic range.
  • a command is output to at least one of the well voltage control circuits 143. That is, at least one of the gate voltage Vgs, the power supply voltage PVDD, and the well voltage VWELL is controlled to increase the dynamic range.
  • the power supply voltage control circuit 141 that has received the command increases the power supply voltage PVDD and outputs it. As a result, the exponentiality between the light quantity and the current IPMOS is strengthened, so that the dynamic range can be improved.
  • the logarithmic relationship between the light amount and the current IPMOS may be stored in advance in a predetermined storage medium for each set of the gate voltage Vgs, the power supply voltage PVDD, and the well voltage VWELL. Then, the gate voltage Vgs, the power supply voltage PVDD, and the well voltage VWELL are input to the inverse logarithmic conversion unit 232, and the inverse logarithmic conversion unit 232 reads the logarithmic relationship corresponding to these voltages from the storage medium, and uses this to output the pixel signal May be subjected to inverse logarithmic transformation. Thereby, a pixel signal can be appropriately handled in the linear region.
  • the relationship between the light amount and the current IPMOS can be adjusted by the gate voltage Vgs, the power supply voltage PVDD, and the well voltage VWELL. Specifically, the relationship between the light amount and the current IPMOS can be made substantially linear rather than logarithmic. In this case, the inverse logarithmic conversion unit 232 is not always necessary.
  • the image signal processing circuit 230 can also perform image processing for performing exposure control.
  • the exposure control at least one of the exposure time in the exposure control circuit 200 and the gain in the noise removal / gain control circuit 210 may be controlled according to the brightness of the image.
  • the image statistical processing unit 231 calculates the overall brightness by integrating the pixel signals (pixel values) of all the pixels 110, and determines the exposure time based on the brightness. Good. For example, when it is bright, the exposure control circuit 200 sets the exposure time short. Thereby, a pixel signal can be obtained with a more appropriate exposure time.
  • the brightness may be adjusted by at least one of the power supply voltage PVDD, the gate voltage Vgs, and the well voltage VWELL.
  • the exposure time is also adjusted based on these voltages. That is, the image sensor control circuit 240 and the exposure control circuit 200 cooperate with each other to perform exposure control. Since the number of control parameters increases, the controllability for exposure can be improved.
  • control target voltage may be controlled based on the image statistical information.
  • a feedback system according to the pixel signal can be constructed, it is possible to perform imaging with appropriate characteristics (for example, sensitivity or dynamic range) according to the image signal. .
  • the gate voltage Vgs may not be applied.
  • the gate electrode 14 may be in a so-called floating state. In this case, since the gate voltage Vgs is not output, naturally the gate voltage control circuit 142 is not provided.
  • the control target voltage may be at least one of the power supply voltage PVDD, the gate voltage Vgs, and the well voltage VWELL.
  • the feedback system that controls the gate voltage Vgs, the power supply voltage PVDD, and the well voltage VWELL is constructed based on the image signal, it contributes to the stabilization of the pixel signal.
  • the sensitivity of the image sensor 100 is higher than that of a conventional sensor (for example, CIS (contact image sensor)) and is 10,000 times or more.
  • the dynamic range is 120 dB or more.
  • the output (pixel signal) of the image sensor 100 can respond sensitively to fluctuation factors such as fluctuations in the manufacturing process or fluctuations in the power supply.
  • a stable output may be obtained by controlling at least one of the power supply voltage PVDD, the gate voltage Vgs, and the well voltage VWELL according to the output of the pixel 110.
  • at least one of the gate voltage Vgs, the power supply voltage PVDD, and the well voltage VWELL may be controlled so that the brightness (total or average value of pixel values) is within a certain range.
  • the power consumption increases as the power supply voltage PVDD increases. Therefore, the power consumption can be reduced by reducing the power supply voltage PVDD.
  • a battery 310 and a battery remaining amount detection unit 300 are provided.
  • the battery 310 is a so-called battery, and supplies power to each circuit described above.
  • the remaining battery level detection unit 300 detects the remaining battery level of the battery 310 and outputs it to the image sensor control circuit 240.
  • the image sensor control circuit 240 may output a command for reducing the power supply voltage PVDD to the power supply voltage control circuit 141 in order to reduce power consumption when the remaining battery level is low. More specifically, for example, the image sensor control circuit 240 compares the remaining battery level with the remaining battery reference value. This remaining amount reference value is predetermined, for example, and stored in a predetermined storage medium. When it is determined that the remaining battery level is smaller than the remaining battery level reference value, the image sensor control circuit 240 outputs a command to the power supply voltage control circuit 141 in order to reduce the power supply voltage PVDD. Thereby, the timing when the remaining amount of the battery 310 becomes zero can be delayed. In other words, the operation time of the image sensor 100 can be extended.
  • An area constituted by a plurality of pixels 110 may be set, and the control target voltage may be controlled for each area.
  • the plurality of areas constitute one image, and for example, the plurality of areas do not overlap each other.
  • Each pixel 110 belongs to any one area.
  • the plurality of pixels 110 are arranged in a matrix.
  • the area B ⁇ b> 1 is formed by a total of nine pixels 110 of three vertical and three horizontal. These areas B1 are also arranged in a matrix.
  • FIG. 20 is a diagram schematically showing an example of one area B1 and one voltage control circuit 140. As shown in FIG. In FIG. 20, only the light receiving element 10 and the reset switch 20 are shown inside the pixel 110, and the others are omitted.
  • one voltage control circuit 140 is provided corresponding to one area B1. More specifically, the power supply voltage control circuit 141 is commonly connected to the drain regions 18 of all the light receiving elements 10 belonging to the area B1, and the gate voltage control circuit 142 is connected to all the light receiving elements 10 belonging to the area B1. The gate electrode 14 is commonly connected. The well voltage control circuit 143 is connected in common to the gate electrodes 21 of all the reset switches 20 belonging to the area B1, and is also connected to the drain regions 22 of all the reset switches 20. Thereby, it is possible to control the control target voltage for each area B1.
  • a feedback system based on the image signal can be constructed for each area B1.
  • the characteristics (for example, sensitivity or dynamic range) of the image sensor 100 can be controlled for each area B1.
  • the voltage control circuit 140 may be provided for each pixel 110. According to this, it is possible to control the control target voltage for each pixel 110.
  • a voltage control circuit group 144 is provided.
  • the voltage control circuit group 144 includes, for example, a plurality of voltage control circuits 140.
  • the voltage control circuit 140 is provided for each area B1 (see also FIG. 20).
  • the voltage control circuit group 144 may be controlled by a decoder circuit 133 for outputting a command in block units.
  • the voltage control circuit 140 may be provided corresponding to a plurality of areas B1 belonging to the same column, for example. In this case, the same number of voltage control circuits 140 as the number of columns in area B1 are provided. Then, the area B1 may be exposed at a different timing for each row. That is, when exposure is performed on an area B1 in a certain first row, the control target voltages in the area B1 on the first row are controlled independently of each other. When the next area B1 in the second row is exposed, the voltage control circuit 140 in each column controls the control target voltage. As a result, the control target voltages in the area B1 in the second row are controlled independently of each other. The same applies thereafter.
  • the voltage control circuit 140 may be provided corresponding to a plurality of areas B1 belonging to the same row. In this case, the area B1 may be exposed at a different timing for each column.
  • Such a configuration is suitable for computer vision, for example.
  • computer vision various processing is performed on an image signal to recognize an object or the like existing in the image or to recognize characters in the image.
  • setting appropriate sensitivity or dynamic for each area B1 of the image is suitable for the following points, for example.
  • the image sensor 100 when a person does not need to see an image, the beauty of the image and ease of viewing for the person are not required.
  • the image sensor 100 when the image sensor 100 is mounted on a vehicle and the vehicle is controlled based on an image signal captured by the image sensor 100 (for example, at least one of acceleration, deceleration, and steering), the image is not necessarily displayed to a person. There is no need to display. In this case, there is no problem even if imaging is performed with a greatly different sensitivity or a significantly different dynamic range for each area B1.
  • the contrast in the area B1 belonging to the region may be improved as compared with the other areas B1 in order to facilitate person determination.
  • the power supply voltage PVDD may be made smaller than that in the other area B1.
  • the contrast of the image can be optimized for each area B1, and the performance of image recognition can be improved.
  • the power supply voltage control circuit 141 can control the power supply voltage PVDD for each pixel 110 or for each area B1. Therefore, the power supply voltage control circuit 141 may output the power supply voltage PVDD to only some of the pixels 110 and may not output the power supply voltage PVDD to other pixels 110. According to this, only a part of the pixels 110 can be operated, and the image sensor 100 including only the part of the pixels 110 can be constructed.
  • the well voltage control circuit 143 directly changes the variable well voltage to the semiconductor layer 121 without using the reset switch 20. VWELL may be output.
  • the image sensor 100 may be an area sensor or a line sensor having a plurality of pixels 110, or may be a sensor (for example, an illuminance sensor) including only one pixel 110.
  • the image sensor 100 described above is effective as a sensor that receives not only visible light but also light other than visible light.
  • at least one of near infrared rays and near ultraviolet rays can be a target of light reception.
  • the image sensor 100 has been described in detail, but the above description is an example in all aspects, and the present invention is not limited thereto.
  • the various modifications described above can be applied in combination as long as they do not contradict each other. And it is understood that the countless modification which is not illustrated can be assumed without deviating from the scope of the present invention.

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Abstract

　本発明は露光時間を自動的に調整できる画像センサである。受光素子１０は、第１電源電位が印加される第１型の半導体層１１と、半導体層１１の上に形成され、半導体層１１との接合部において光を受ける第２型の半導体層１２と、半導体層１２の上部において、互いに間隔を空けて形成される第１型の領域１２２，１２４と、領域１２２の上に設けられ、第１電源電位とは異なる第２電源電位が印加される電極１５と、領域１２４の上に設けられる電極１６と、領域１２２，１２４の間において、半導体層１２の上に形成される絶縁層１３と、絶縁層１３の上に形成され、ゲート電圧が印加されるゲート電極１４とを有する。電流読出部は、領域１２２から領域１２４へと流れる電流を、受光素子１０が受光した光量を反映する画素信号として検出する。

Description

画像センサ
　本発明は、画像センサに関する。
　従来から、ＣＣＤ(Charge Coupled Device)画像センサおよびＣＭＯＳ(Complementary Metal-Oxide-Semiconductor)画像センサが多く使用されている。これらの画像センサは、受光素子としてのフォトダイオードを画素ごとに有しており、このフォトダイオードが光を受けて電流を発生させる。そして、その電流を蓄積し、蓄積された電荷を電圧として取り出すことで、画素ごとの信号を得る。全ての画素の信号を得ることで、画像信号が生成される。
　これらの画像センサにおいて、露光時間は上記電流を蓄積する期間である。この露光時間は、適切な画像信号を得るために、フォトダイオードが受ける光の強度に応じて制御される。例えば光の強度が高い場合に露光時間を比較的長く制御すると、キャパシタ成分に蓄えられる電荷量が上限値を超えやすく、これによって白とびが発生する。よって、このような白とびを回避すべく、光の強度が高い場合には露光時間を短く制御するのである。
　また本発明に関連する技術として特許文献１～６を掲示する。
特開２００９－０４９４５９号公報 米国特許第８５６９８０６号明細書 米国特許第８６１０２３４号明細書 米国特許第８６５３６１８号明細書 米国特許第８６６９５９８号明細書 米国特許第８６６９５９９号明細書
　自動的に露光時間が調整される構造を有する受光素子の開発が求められている。
　そこで、本発明は、自動で露光時間が調整される受光素子を有する画像センサを提供することを目的とする。
　本発明にかかる画像センサの第１の態様は、受光素子および電流読出部を備え、前記受光素子は、第１電源電位が印加される第１型の第１半導体層と、前記第１半導体層の上に形成され、前記第１半導体層との接合部において光を受ける第２型の第２半導体層と、前記第２半導体層の上部において、互いに間隔を空けて形成される前記第１型の第１領域および前記第１型の第２領域と、前記第１領域の上に設けられ、前記第１電源電位とは異なる第２電源電位が印加される第１電極と、前記第２領域の上に設けられる第２電極と、前記第１領域と前記第２領域との間において、前記第２半導体層の上に形成される絶縁層と、前記絶縁層の上に形成され、ゲート電圧が印加されるゲート電極とを有し、前記電流読出部は、前記第１領域から前記第２領域へと流れる電流を、前記受光素子が受光した光量を反映する画素信号として検出する。
　本発明にかかる画像センサの第２の態様は、第１の態様にかかる画像センサであって、前記ゲート電極は前記第１型の半導体で形成される。
　本発明にかかる画像センサの第３の態様は、第１または第２の態様にかかる画像センサであって、リセット用電位が印加されるリセット用配線と、前記第２半導体層と前記リセット用配線との間に設けられるリセットスイッチとを更に備え、前記リセットスイッチがオンして前記第２半導体層の電位を前記リセット用電位にリセットした後に、前記リセットスイッチがオフし、前記電流読出部は、前記リセットスイッチがオフした時点から、予め決められた所定期間が経過したときに、前記電流を前記画素信号として検出する。
　本発明にかかる画像センサの第４の態様は、第３の態様にかかる画像センサであって、前記リセットスイッチがオンした状態で流れる前記電流を入力し、入力された前記電流と、予め定められた電流設定値との差が所定値よりも小さくなるように、前記ゲート電極に電圧を出力するゲート電圧発生部を備える。
　本発明にかかる画像センサの第５の態様は、第４の態様にかかる画像センサであって、複数のゲート用スイッチ、複数の画素選択スイッチおよび信号線を備え、前記受光素子および前記リセットスイッチは複数設けられており、前記複数の画素選択スイッチの各々は、前記複数の受光素子の各々と前記信号線との間に設けられており、前記ゲート電圧発生部の出力端は、前記複数のゲート用スイッチを介してそれぞれ前記複数の受光素子の前記ゲート電極に接続され、前記電流読出部は前記信号線を流れる電流を検出し、前記ゲート電圧発生部は、前記ゲート電圧発生部は、前記複数の受光素子の一つに接続された前記リセットチをオンした状態で前記信号線を流れる電流を、前記電流読出部から入力し、入力された電流と前記電流設定値との差が所定値よりも小さくなるように、電圧を出力する動作を、前記受光素子を異ならせて繰り返し行う。
　本発明にかかる画像センサの第６の態様は、受光素子、電流読出部および電圧制御部を備え、前記受光素子は、第１電源電位が印加される第１型の第１半導体層と、前記第１半導体層の上に形成される第２型の第２半導体層と、前記第２半導体層の上部において、互いに間隔を空けて形成される前記第１型の第１領域および前記第１型の第２領域と、前記第１領域の上に設けられ、前記第１電源電位とは異なる第２電源電位が印加される第１電極と、前記第２領域の上に設けられる第２電極と、前記第１領域と前記第２領域との間において、前記第２半導体層の上に形成される絶縁層と、前記絶縁層の上に形成されるゲート電極とを有し、前記電流読出部は、前記第１領域から前記第２領域へと流れる電流を画素信号として検出し、前記電圧制御部は、前記画素信号に基づいて、前記ゲート電極に印加するゲート電圧、前記第２電源電位および前記第２半導体層の電位の少なくともいずれかの制御対象電圧を制御する。
　本発明にかかる画像センサの第７の態様は、第６の態様にかかる画像センサであって、前記画素信号に基づいて、画像統計情報を算出する画像統処理部を更に備え、前記電圧制御部は、前記画像統計情報に基づいて前記制御対象電圧を制御して、前記画像センサの感度またはダイナミックレンジを調整する。
　本発明にかかる画像センサの第８の態様は、第６または第７の態様にかかる画像センサであって、前記受光素子の複数が配置され、前記電圧制御部は、前記複数の受光素子に対して設定される複数のエリアごとに前記制御対象電圧を制御する。
　本発明にかかる画像センサの第９の態様は、第６から第８の態様のいずれか一つにかかる画像センサであって、前記電圧制御部は前記受光素子の複数のうち一部の受光素子のみに前記第２電源電位を出力する。
　本発明にかかる画像センサの第１の態様によれば、ゲート電圧が閾値電圧よりも大きくなると、第１領域と第２領域との間にチャネルが形成されて第１電極から第２電極へと電流（第１電流と呼ぶ）が流れる。この第１電流は、ゲート電圧と閾値電圧との差に依存する。
　また、第１半導体層と第２半導体層との接合部は光を受けると、光起電力効果により、光量に応じた第２電流を発生し、これが第１電極、第１領域、第２半導体層および第１半導体層を経由して流れる。このとき第２半導体層に印加される電位（バイアス電圧）は、第２電流に応じた電位となる。つまりバイアス電圧は光量に依存する。
　また、閾値電圧はバイアス電圧に応じて変動する（基板バイアス効果）。よって、第１電流はバイアス電圧に応じた値を採り、ひいては光量に応じた値を採る。
　この構造によれば、露光時間は、接合部が光を受けてから、バイアス電圧が光量に応じた値を採るまでの時間となり、これは後に詳述するように自動的に決定される。
　本発明にかかる画像センサの第２の態様によれば、閾値電圧の増大を回避できる。
　本発明にかかる画像センサの第３の態様によれば、所定期間で露光時間の上限値を設定できる。
　本発明にかかる画像センサの第４の態様によれば、バイアス電圧の製造ばらつきを吸収できる。
　本発明にかかる画像センサの第５の態様によれば、複数の受光素子に対してゲート電圧発生部が設けられるので、受光素子ごとにゲート電圧発生部が設けられる場合に比べて、回路規模を低減できる。
　本発明にかかる画像センサの第６および第７の態様によれば、画素信号に応じたフィードバック系を構築することができる。ひいては、画像信号に応じた適切な特性（例えば感度またはダイナミックレンジ等）で撮像を行うことができる。
　本発明にかかる画像センサの第８の態様によれば、エリアごとに特性を制御できる。よって、例えばコンピュータビジョンに好適である。
　本発明にかかる画像センサの第９の態様によれば、一部のみの受光素子が動作するので、この一部のみによる画像センサを実現できる。
　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
画像センサの構成の一例を概略的に示す図である。 画素の構成の一例を概略的に示す図である。 受光素子の構成の一例を概略的に示す図である。 ソース電極から半導体層までの等価回路を概略的に例示する図である。 バイアス電圧と電流との関係の一例を概略的に示す図である。 バイアス電圧と閾値電圧との関係の一例を概略的に示す図である。 光量と電流との関係の一例を概略的に示す図である。 タイミングチャートの一例を概略的に示す図である。 画素の構成の一例を概略的に示す図である。 タイミングチャートの一例を概略的に示す図である。 画素の構成の一例を概略的に示す図である。 タイミングチャートの一例を概略的に示す図である。 画像センサの構成の一例を概略的に示す図である。 画素信号制御回路の動作の一例を示すフローチャートである。 画像センサの構成の一例を概略的に示す図である。 画素信号制御回路の動作の一例を示すフローチャートである。 画素信号制御回路の動作の一例を示すフローチャートである。 画像センサの構成の一例を概略的に示す図である。 エリアの一例を概略的に示す図である。 電圧制御回路とエリアの一例を概略的に示す図である。 画像センサの構成の一例を概略的に示す図である。
　第１の実施の形態．
　＜画像センサの全体構成＞
　図１は、画像センサ１００の構成の一例を概略的に示す図である。図１の例示では、画像センサ１００は複数の信号線１２０および複数の信号線１２２を有している。複数の信号線１２０は互いに並行して延在し、複数の信号線１２２は、信号線１２０と交差して延在しつつ、互いに並行して延在している。図１の例示では、信号線１２０，１２２は互いに直交している。
　信号線１２０，１２２の交点に形成される各領域には、画素１１０が設けられる。図１の例示では、信号線１２０，１２２は互いに直交するので、複数の画素１１０はマトリックス状に配置されることとなる。画素１１０の具体的な内部構成については後に詳述する。
　各信号線１２２は、同じ行に属する画素１１０に接続されるとともに、行選択部１３２にも接続されている。行選択部１３２は、画素１１０を行ごとに選択する信号を、信号線１２２に順次に出力する。
　各信号線１２０は、同じ列に属する画素１１０に接続されるとともに、電流読出部１３０にも接続されている。画素１１０が行ごとに選択されると、選択された画素１１０は、後に詳述するように、受光した光の量に応じた電流を信号線１２０に流す。電流読出部１３０は、この電流をそれぞれ画素信号として読み出す。電流読出部１３０は回路によって形成できる。
　以上のように、画素１１０が行ごとに順次に選択されることによって、電流読出部１３０は行ごとに画素信号を読み出すことができる。そして、全ての画素１１０の画素信号を読み出すことで、画像センサ１００で撮像された画像を生成できる。この画像は、全ての画素１１０の画素信号によって構成される画像であり、例えば１枚の画面を形成する。また、画像が所定時間ごとに繰り返し生成されることで、動画像を生成することもできる。
　＜画素の構成＞
　図２は、画素１１０の内部構成の一例を概略的に示す等価回路である。画素１１０は受光素子１０と、リセットスイッチ２０と、画素選択スイッチ３０とを備えている。
　受光素子１０は光を受光する素子である。図３は、受光素子１０の構成の一例を概略的に示している。受光素子１０は、半導体層１１，１２と、絶縁層１３と、ゲート電極１４と、ソース電極１５と、ドレイン電極１６とを備えている。
　半導体層１１は、例えばキャリアとして正孔が使われるＰ型の半導体層である。このようなＰ型の半導体層は、例えば４価元素（例えばシリコン）の半導体に、３価元素（例えばホウ素、アルミニウムなど）を添加することで形成される。半導体層１１には第１電源電位（例えば接地電位）が印加される。
　半導体層１２は半導体層１１の一部の上に形成されている。半導体層１２は、半導体層１１とは異なる型の半導体層であり、例えばキャリアとして自由電子が使われるＮ型の半導体層である。このような半導体層は、例えば４価元素の半導体に、５価元素（例えばリン、ヒ素など）を添加することで形成できる。
　半導体層１２の上部には、半導体層１２の型とは異なるＰ型のソース領域１７およびＰ型のドレイン領域１８が形成されている。ソース領域１７およびドレイン領域１８は、紙面左右方向において互いに間隔を空けて形成されている。
　半導体層１２の上には、少なくともソース領域１７とドレイン領域１８との間において、絶縁層１３が形成されている。絶縁層１３は例えば酸化シリコンなどである。
　絶縁層１３の上にはゲート電極１４が形成されている。ゲート電極１４は例えば半導体（Ｐ型またはＮ型の半導体）である。このような半導体は、キャリア用の不純物の濃度を高めることで、実質的に導体と同様の機能を発揮する。ゲート電極１４には、所定の電位（以下、ゲート電圧Ｖｇｓとも呼ぶ）が印加される。
　ソース電極１５およびドレイン電極１６はそれぞれソース領域１７およびドレイン領域１８の上に形成される。ソース電極１５およびドレイン電極１６は例えば金属（例えば銅またはアルミニウムなど）である。ソース電極１５には、第１電源電位とは異なる第２電源電位（例えば２Ｖ）が印加される。
　このような構造は、いわゆるＭＯＳ(Metal-Oxide-Semiconductor)電界効果トランジスタと同様の構造を有している。
　このような受光素子１０においても、ＭＯＳ電界効果トランジスタと同様に、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈを超えると、ソース領域１７とドレイン領域１８との間にチャネルが形成される。これにより、ソース電極１５からドレイン電極１６へと電流ＩＰＭＯＳが流れる。この電流ＩＰＭＯＳは、後に詳述するように、受光素子１０が受ける光の量に依存する。
　図２を参照して、受光素子１０の一端（ソース電極１５）は直流電源Ｅ１の高電位端に接続されており、他端（ドレイン電極１６）は画素選択スイッチ３０を介して信号線１２０に接続されている。つまり、画素選択スイッチ３０は、受光素子１０と信号線１２０との間に設けられている。
　この画素選択スイッチ３０は、画素１１０を選択するスイッチ（例えばトランジスタ）である。この画素選択スイッチ３０がオンすることで、受光素子１０は電流ＩＰＭＯＳを信号線１２０へと流すことができる。そして、電流読出部１３０は信号線１２０を流れる電流ＩＰＭＯＳを画素信号として読み出す。
　画素選択スイッチ３０の制御端子は信号線１２２に接続される。ここでは、同じ行に属する画素１１０の画素選択スイッチ３０は、一つの信号線１２２に接続される。よって、複数の画素選択スイッチ３０は行ごとに制御される。また同じ列に属する画素選択スイッチ３０は互いに排他的にオンする。例えば当該画素選択スイッチ３０は一つずつ順次にオンする。
　ここで、受光素子１０の受光動作について説明する。外部からの光は例えば不図示のレンズ等を介して、半導体層１１，１２の境界（ＰＮ接合部）に入射される（図３）。光が入射された当該ＰＮ接合部には、光起電力効果によって自由電子および正孔が発生する。発生した正孔は半導体層１１へと移動し、電子は半導体層１２に移動する。つまり、このＰＮ接合部がフォトダイオードとして機能する。
　このように半導体層１２に電子が蓄積されることによって、半導体層１２の電位（以下、バイアス電圧Ｖｂｓとも呼ぶ）は低下する。そして、このバイアス電圧Ｖｂｓの低下に伴って、ソース領域１７および半導体層１２の接合部によって形成されるダイオードが導通する。これにより、ソース電極１５から半導体層１１へと電流ＩＰＤが流れることとなる。
　一方で、このバイアス電圧Ｖｂｓの低下に伴って、基板バイアス効果により閾値電圧Ｖｔｈも低下する。閾値電圧Ｖｔｈが低下すると、ゲート電圧Ｖｇｓと閾値電圧Ｖｔｈとの差が増大するので、ソース領域１７からチャネルを経由してドレイン領域１８へと流れる電流ＩＰＭＯＳは増大する。
　またバイアス電圧Ｖｂｓは、後に詳述するように電流ＩＰＤに依存する。より具体的には、電流ＩＰＤが大きいほどバイアス電圧Ｖｂｓは小さくなる。つまり、電流ＩＰＭＯＳは光量が大きいほど大きくなる。したがって、電流ＩＰＭＯＳを画素信号として用いることができるのである。より具体的には、図２において、画素選択スイッチ３０をオンすることで、電流ＩＰＭＯＳが信号線１２０を流れ、電流読出部１３０が信号線１２０に流れる電流ＩＰＭＯＳを画素信号として検出する。
　また図２の例示では、リセットスイッチ２０が設けられている。リセットスイッチ２０は、半導体層１２のバイアス電圧Ｖｂｓを初期化するためのスイッチ（例えばトランジスタ）であり、半導体層１２とリセット用配線１２６との間に設けられている。リセット用配線１２６には、リセット用電位（例えばソース電極１５と同じ電位）が印加されている。リセットスイッチ２０は、画素選択スイッチ３０をオンして画素信号を読み出した後に、オンする。これにより、半導体層１２のバイアス電圧Ｖｂｓがリセット用電位（以下、初期値とも呼ぶ）に初期化される。ひいては電流ＩＰＭＯＳも初期化される。
　そして、リセットスイッチ２０をオフすることにより、再び半導体層１２のバイアス電圧Ｖｂｓが光量に応じた値を採る。よって画素選択スイッチ３０がオンすると、電流ＩＰＭＯＳも光量に応じた値となり、その電流ＩＰＭＯＳが読み出される。以後、上述の動作を繰り返すことで、画素１１０の画素信号が所定時間ごとに繰り返し読み出される。
　図２の例示では、リセットスイッチ２０の制御端子には、リセット用信号線１２４が接続されている。このリセット用信号線１２４は、例えば同じ行に属する複数の画素１１０のリセットスイッチ２０の制御端子に接続されていてもよい。この場合、複数のリセットスイッチ２０も行ごとに制御される。また、このリセット用信号線１２４は例えば行選択部１３２に接続されていてもよい。つまり、行選択部１３２がリセットスイッチ２０を制御してもよい。行選択部１３２は回路によって形成できる。
　＜露光時間＞
　次に受光素子１０の露光時間について考察する。露光時間とは、光を受光してから、画素信号が光量に応じた値を採るまでの時間である。よって本実施の形態では、露光時間とは、リセットスイッチ２０がターンオフしてから、半導体層１２のバイアス電圧Ｖｂｓが光量に応じた値になるまでの時間である、と考えることができる。バイアス電圧Ｖｂｓが光量に応じた値を採れば、上述のように、電流ＩＰＭＯＳが光量に応じた値を採るからである。
　この露光時間を考慮するに際して、まず半導体層１２に印加されるバイアス電圧Ｖｂｓについて考慮する。図４は、ソース電極１５から半導体層１１までの構成を等価回路で概略的に示す図である。
　電流源ＰＤ１は半導体層１１，１２のＰＮ接合部によるフォトダイオードに相当する。電流源ＰＤ１が発生する電流は半導体層１１，１２のＰＮ接合部が受光する光量に対して、おおよそ比例する。コンデンサＣ１は半導体層１１，１２による静電容量を示しており、電流源ＰＤ１と並列に接続されている。ダイオードＤ１はソース領域１７と半導体層１２とのＰＮ接合部に相当する。そして、コンデンサＣ１および電流源ＰＤ１の一組とダイオードＤ１とが、直流電源Ｅ１の高電位端と低電位端との間において、互いに直列に接続される。ここでは直流電源Ｅ１の低電位端は接地されており、また以下では、直流電源Ｅ１の高電位を電位Ｖｃｃと呼ぶ。
　さて受光素子１０が光を受光すると、電流源ＰＤ１はその光量におおよそ比例した電流ＩＰＤを流す。これに伴って、コンデンサＣ１は電流源ＰＤ１を介して放電する。これにより、上述のように半導体層１２のバイアス電圧Ｖｂｓは低下する。このバイアス電圧Ｖｂｓの低下に伴って、ダイオードＤ１が導通する。そして、このダイオードＤ１を流れる電流が電流ＩＰＤと一致する時点において、コンデンサＣ１の放電が終了し、バイアス電圧Ｖｂｓが光量に応じた値を採る。図５は、電流ＩＰＤとバイアス電圧Ｖｂｓの対応関係の一例を概略的に示すグラフである。バイアス電圧Ｖｂｓは、電流ＩＰＤが大きくなるほど低下するところ、バイアス電圧Ｖｂｓの電流ＩＰＤに対する変化率は、電流ＩＰＤが大きいほど小さい。即ち、電流ＩＰＤが小さい領域では、バイアス電圧Ｖｂｓは電流ＩＰＤの増大に応じて大きく低下する一方で、電流ＩＰＤが大きい領域では、バイアス電圧Ｖｂｓは電流ＩＰＤの増大に応じて小さく低下する。
　これは、ダイオードＤ１の電圧ＶＤ（＝Ｖｃｃ－Ｖｂｓ）が電流に対して非線形に増大するからである。この電圧ＶＤと電流との関係は周知であり、より具体的には、ダイオードＤ１の電流が電圧ＶＤに対して指数関数的に増大する。
　さて露光時間は、バイアス電圧Ｖｂｓが初期値から電流ＩＰＤに応じた電位（図５）を採るまでの時間である。バイアス電圧ＶｂｓはコンデンサＣ１の電圧とも捉えることができるので、露光時間は、コンデンサＣ１の電圧が初期値から上記電位になるまで、コンデンサＣ１が放電する時間とも捉えることができる。
　さて、コンデンサＣ１の放電時間は、コンデンサＣ１から流れる電流が大きいほど短く、またバイアス電圧Ｖｂｓ（つまりコンデンサＣ１の電圧）の変化量が大きいほど長い。そして、図５から理解できるように、電流ＩＰＤが比較的大きい領域では、バイアス電圧Ｖｂｓは、電流ＩＰＤの増大に対して比較的小さく増大する。つまり、電流が大きくなることによる放電時間の短縮効果が、バイアス電圧Ｖｂｓの変化量が大きくなることによる放電時間の増大効果よりも上回る。したがって、電流ＩＰＤが大きい方がコンデンサＣ１の放電に要する時間は短くてすむ。つまり、光の光量が大きいほど、露光時間は短くなるのである。
　以上のように本画像センサ１００によれば、露光時間が光量に応じて自動的に決定される。より具体的には、光量が大きいほど露光時間は短く決定される。したがって従来のＣＣＤ画像センサまたはＣＭＯＳセンサと違って、光量に応じて露光時間を算出する必要がない。これは制御を容易にすることができる。
　＜光量と電流ＩＰＭＯＳとの関係＞
　次に、光量と電流ＩＰＭＯＳとの関係について考慮する。受光素子１０はＭＯＳ電界効果トランジスタと同様の構造を有しているので、受光素子１０の各電圧の関係はこれに準拠すると考えることができる。よって閾値電圧Ｖｔｈは以下の式で表すことができる。
　｜Ｖｔｈ｜＝｜Ｖｔｈ０｜
　　　　　　　＋γ｛√（２・φＦ＋Ｖｂｓ）－√（２・φＦ）｝・・・（１）
　ただし、Ｖｔｈ０はバイアス電圧Ｖｂｓが零であるときの閾値電圧Ｖｔｈを示し、γは基板バイアス係数を示し、φＦはフェルミポテンシャルを示す。
　図６は式（１）を図示したグラフの一例を示している。図６から理解できるように、閾値電圧Ｖｔｈは簡単に考えれば、バイアス電圧Ｖｂｓの平方根にほぼ比例する。
　また電流ＩＰＭＯＳは以下の式で表される。
　ＩＰＭＯＳ＝β・（｜Ｖｇｓ｜－｜Ｖｔｈ｜）＾２／２　　・・・（２）
　ただし、βは、チャネルのサイズおよび半導体層１２の材質などによって決まる定数であり、Ａ＾ＢはＡのＢ乗の値を示す。
　さて、式（２）に示すように、電流ＩＰＭＯＳはゲート電圧Ｖｇｓと閾値電圧Ｖｔｈとの差の２乗に比例する。またここでは簡単のために、電流ＩＰＭＯＳは閾値電圧Ｖｔｈの２乗に対してほぼ比例して変化すると考えることができる。
　したがって、閾値電圧Ｖｔｈはバイアス電圧Ｖｂｓの平方根にほぼ比例し、電流ＩＰＭＯＳは閾値電圧Ｖｔｈの２乗にほぼ比例すると考えることができる。よって、電流ＩＰＭＯＳはバイアス電圧Ｖｂｓにほぼ比例すると考えることができる。これを式で表すと以下のようになる。
　ＩＰＭＯＳ∝Ｖｂｓ　　　・・・（３）
　さて、電流ＩＰＤは、ダイオードＤ１の特性から電圧ＶＤに対して指数関数的に増大する。逆に言えば、電圧ＶＤは電流ＩＰＤの対数に対して比例する。よって、バイアス電圧Ｖｂｓも電流ＩＰＤの対数に比例する。これを式で表すと以下のようになる。
　Ｖｂｓ∝ＬＮ（ＩＰＤ）・・・（４）
　ここで、ＬＮ（Ａ）は底がネイピア定数であるＡの指数を示す。
　電流ＩＰＤが光量Ｌｕｘにほぼ比例することを考慮しつつ、式（３）および式（４）を考慮すると、式（５）を導くことができる。
　ＩＰＭＯＳ∝ＬＮ（Ｌｕｘ）　　　・・・（５）
　以上のように、電流ＩＰＭＯＳは光量Ｌｕｘの対数にほぼ比例する。図７は、光量Ｌｕｘと電流ＩＰＭＯＳとの関係の一例を概略的に示す実験結果であり、当該関係が折れ線グラフで示されている。図７に例示するように、電流ＩＰＭＯＳが光量Ｌｕｘの対数にほぼ比例している。
　一方で、従来のＣＣＤ画像センサ等では、光量に比例したフォトダイオードの電流ＩＰＤをキャパシタ成分で蓄電し、そのキャパシタ成分の電圧値を画素信号として読み出す。このようなＣＣＤ画像センサでは、電圧値（画素信号）は光量Ｌｕｘに比例して増大することとなる。図７の例示では、当該電圧値の光量Ｌｕｘに対する変化を模式的に破線で示している。なお電流ＩＰＭＯＳと上記電圧値とは、初期値が相違するところ、図７では、これらの相違を無視して、光量Ｌｕｘに対する変化の違いを示している。
　本画像センサ１００においては、電流ＩＰＤではなく、電流ＩＰＭＯＳを利用する。この電流ＩＰＭＯＳは光量Ｌｕｘの対数に比例するので、光量Ｌｕｘが大きいほど、光量Ｌｕｘの増大に対して電流ＩＰＭＯＳが緩やかに増大する。
　ところで、画像センサにおいては、画素信号を適切に読み出すべく、画素信号に上限値が設定される。ＣＣＤ画像センサでは、キャパシタ成分の電圧に上限が設定され、本画像センサ１００には、電流ＩＰＭＯＳに上限が設定される。
　そして上述したように、本画像センサ１００では、電流ＩＰＭＯＳの上限に近い領域ほど、電流ＩＰＭＯＳは光量Ｌｕｘの増大に対して緩やかに増大する。したがって、電流ＩＰＭＯＳが上限に至る光量Ｌｕｘの値を向上することができる。つまり、画像センサ１００のダイナミックレンジを向上することができる。
　またＣＣＤ画像センサなどでは、ダイナミックレンジを向上すべく、光量に応じて露光時間を制御するところ、本画像センサ１００によれば、そのような露光時間の制御を必要とせずに、ダイナミックレンジを向上できるのである。なお従来のＣＣＤ画像センサ等では、ダイナミックレンジが６０ｄＢ程度であるのに対して、本画像センサ１００では１２０ｄＢ程度のダイナミックレンジを実現できる。つまり、ダイナミックレンジを１０００倍程度に向上できるのである。
　＜タイミングチャート＞
　図８は、画像センサ１００のタイミングチャートの一例を概略的に示している。図８の例示では、信号ＮＷＲ１，ＮＷＲ２，ＳＥＬ１，ＳＥＬ２が示されている。信号ＮＷＲ１，ＮＷＲ２は、それぞれ第１行目および第２行目のリセット用信号線１２４に出力される信号であり、信号ＳＥＬ１，ＳＥＬ２は、それぞれ第１行目および第２行目の信号線１２２に出力される信号である。実際には、第３行目以降の信号線１２２およびリセット用信号線１２４にも信号が出力されるものの、図８では図示を省略している。
　図８の例示では、いわゆるローリングシャッタ方式を用いた場合のタイミングチャートの一例が示されている。以下、具体的に説明する。
　初期において信号ＮＷＲ１は活性している。よって、第１行目の画素１１０のリセットスイッチ２０はオンしており、これにより、第１行目の画素１１０に属する受光素子１０のバイアス電圧Ｖｂｓは初期値にリセットされる。また初期において信号ＳＥＬ１も非活性である。よって第１行目の画素１１０の画素選択スイッチ３０はオフしており、第１行目の画素１１０は選択されていない。
　時点ｔ１において、信号ＮＷＲ１が活性から非活性へと切り替わる。これに伴って、第１行目の画素１１０のリセットスイッチ２０はターンオフする。これにより、第１行目の画素１１０に属する受光素子１０のバイアス電圧Ｖｂｓが、光量Ｌｕｘに応じた値へと変化し始める。そして、上述の通り、光量Ｌｕｘに応じた露光時間が経過することで、バイアス電圧Ｖｂｓがそれぞれの光量Ｌｕｘに応じた値を採る。
　予め定められた所定期間Ｔ１が時点ｔ１から経過した時点ｔ２において、信号ＳＥＬ１が非活性から活性へと切り替わる。これに伴って、第１行目の画素１１０の画素選択スイッチ３０がターンオンする。つまり第１行目の画素１１０が選択される。これにより、第１行目の受光素子１０は光量Ｌｕｘに応じた電流ＩＰＭＯＳを、それぞれ画素選択スイッチ３０を介して信号線１２０へと流す。
　次に、予め定められた所定時間が時点ｔ２から経過した時点ｔ３において、信号ＳＥＬ１が活性から非活性へと切り替わる。これに伴って、第１行目の画素１１０の画素選択スイッチ３０がターンオンする。
　さて電流読出部１３０は、時点ｔ２，ｔ３の間の期間において各信号線１２０を流れる電流ＩＰＭＯＳを、画素信号として検出する。例えば電流読出部１３０は電流ＩＰＭＯＳを電圧に変換しつつ、その電圧値を例えば不図示のアナログデジタルコンバータへと出力する。アナログデジタルコンバータは、アナログデータの電圧値をデジタルデータに変換する。
　また、このような動作において、所定期間Ｔ１は露光時間の上限値として機能する。つまり、本画像センサ１００においては、光量Ｌｕｘが小さいほど露光時間が自動的に長くなるところ、光量Ｌｕｘがゼロに近い値を採れば、理論的には、露光時間が無限に近い値を採ることになる。そこで、所定期間Ｔ１によって露光時間の上限値を設定しているのである。これにより、最大でも所定期間Ｔ１で画素信号を取得することができる。
　また、図８の例示では、時点ｔ３において信号ＮＷＲ１が非活性から活性へと切り替わっている。これに伴って、第１行目の画素１１０のリセットスイッチ２０がターンオンする。これにより、第１行目の受光素子１０のバイアス電圧Ｖｂｓが初期値へと変化し始める。バイアス電圧Ｖｂｓが初期値を採るのに要する十分な期間が経過した時点ｔ５において、信号ＮＷＲ１は再び活性から非活性へと切り替わる。以後、上述した動作を繰り返す。
　第２行目の画素１１０についての信号ＮＷＲ２，ＳＥＬ２は、第１行目の画素１１０についての信号ＮＷＲ１，ＳＥＬ１と同様に切り替わるものの、それぞれ信号ＮＷＲ１，ＳＥＬ１よりも遅れて切り替わる。すなわち、信号ＮＷＲ２は、信号ＮＷＲ２が非活性へと切り替わった以後に、活性へと切り替わり、信号ＳＥＬ１は、信号ＳＥＬ１が非活性へと切り替わった以後に、活性へと切り替わる。これにより、第２行目の画素１１０の画素信号は、第１行目の画素１１０の画素信号の読み出しが終了した以後に読み出され、また、第１行目の受光素子１０のバイアス電圧Ｖｂｓが初期化された以後に、第２行目の受光素子１０のバイアス電圧Ｖｂｓが初期化される。
　第３行目以後の画素１１０についても同様であり、それぞれ第ｎ行目の画素１１０は、第（ｎ－１）行目の画素１１０よりも遅れて動作する。
　なお、全ての行の画素１１０の画素信号の読出しが終了してから、第１行目の画素１１０の画素信号の読み出しを行うべく、時点ｔ１から時点ｔ５までの期間（フレーム周期）は、画素選択スイッチ３０がオンする期間と行数との積以上の期間である。
　＜ゲート電極の材質＞
　ゲート電極１４がソース領域１７およびドレイン領域１８と異なる型の半導体（例えばＮ型の半導体）で形成される場合には、同じ型である場合に比べて、閾値電圧Ｖｔｈが大きくなる。この場合には、閾値電圧Ｖｔｈを低減するために、第２半導体層１２のチャネル領域の不純物濃度を調整する必要がある。例えば、チャネル領域を第２半導体層１２の表面ではなく、内部に設けた埋め込みチャネルが採用される。
　よって、ゲート電極１４はソース領域１７およびドレイン領域１８と同じ型の半導体（例えばＰ型の半導体）で形成されるとよい。これにより、上記閾値電圧Ｖｔｈの増大を回避しつつ、簡易に画像センサ１００を製造することができる。
　＜ゲート電圧の調整＞
　複数の画素の１１０の閾値電圧Ｖｔｈは、製造ばらつきによって互いに相違し得る。つまり閾値電圧Ｖｔｈには、画素１１０間において、ばらつきが存在する。このような閾値電圧Ｖｔｈのばらつきは、光量Ｌｕｘに応じた電流ＩＰＭＯＳに誤差を生じさせる。なぜなら、式（２）から理解できるように、電流ＩＰＭＯＳは、ゲート電圧Ｖｇｓと閾値電圧Ｖｔｈとの差に依存するからである。そこで、ここでは閾値電圧Ｖｔｈのばらつきを吸収することを企図する。
　電流ＩＰＭＯＳはゲート電圧Ｖｇｓと閾値電圧Ｖｔｈとの差で決まるので、複数の受光素子１０の各ゲート電圧Ｖｇｓを、閾値電圧Ｖｔｈのばらつきに応じて調整することで、閾値電圧Ｖｔｈのばらつきによる電流ＩＰＭＯＳの誤差を低減できることが分かる。
　そして閾値電圧Ｖｔｈの画素１１０間のばらつきは、複数の画素１１０において等しいバイアス電圧Ｖｂｓを与えたときの、電流ＩＰＭＯＳで把握することができるので、各受光素子１０の電流ＩＰＭＯＳに応じてゲート電圧Ｖｇｓを調整することを考える。
　図９は、画素１１０の内部構成の一例を概略的に示す図である。図９の例示では、画素１１０は、図２の画素１１０に比して、ゲート電圧発生部４０、電流読出部４２および設定用スイッチ４４を更に備えている。
　設定用スイッチ４４は、例えばトランジスタであって、直流電源Ｅ１の高電位端と低電位端（接地）との間において、受光素子１０と直列に設けられている。この設定用スイッチ４４がオンすると、光量Ｌｕｘに応じた電流ＩＰＭＯＳが流れる。この電流経路は、画素選択スイッチ３０および信号線１２０とは別の経路である。
　この設定用スイッチ４４は、リセットスイッチ２０がオンした状態でオンする。したがって、設定用スイッチ４４がオンするときに流れる電流ＩＰＭＯＳは、バイアス電圧Ｖｂｓが初期値を採る状態での電流である。
　設定用スイッチ４４の制御端子には、設定用信号線１２８が接続されている。例えば、設定用信号線１２８は信号線１２２に並行して延在しており、同じ行に属する画素１１０の設定用スイッチ４４に共通して接続されている。この場合、設定用スイッチ４４は行ごとに制御される。設定用信号線１２８も行選択部１３２に接続されて、行選択部１３２が適宜に設定用信号線１２８に信号を出力する。
　電流読出部４２は、設定用スイッチ４４がオンしたときに流れる電流ＩＰＭＯＳを検出する。つまり、バイアス電圧Ｖｂｓが初期値を採る状態での電流ＩＰＭＯＳを検出する。検出した電流ＩＰＭＯＳはゲート電圧発生部４０に出力される。なお図９の例示では、電流読出部４２は受光素子１０と設定用スイッチ４４との間に設けられているものの、設定用スイッチ４４と接地との間に設けられもよい。これによれば、画素選択スイッチ３０がオンしたときに信号線１２０を流れる電流ＩＰＭＯＳ（画素信号）は、電流読出部４２を経由しない。よって電流読出部４２による影響を回避することができる。
　ゲート電圧発生部４０は、電流読出部４２から入力された電流ＩＰＭＯＳを入力し、これに基づいて生成したゲート電圧Ｖｇｓを、受光素子１０のゲート電極１４に出力する。より具体的には、ゲート電圧発生部４０は、電流ＩＰＭＯＳと、予め定められた電流設定値と差が所定値よりも下回るように、ゲート電圧Ｖｇｓを調整する。このように電圧レベルを調整する回路は公知であるので、その詳細な説明は省略するものの、例えば増幅率が可制御である増幅回路を採用できる。
　このようなゲート電圧Ｖｇｓの調整は全ての画素１１０において行われる。よって、閾値電圧Ｖｔｈのばらつきに応じて、ゲート電圧Ｖｇｓが調整される。したがって、閾値電圧Ｖｔｈのばらつきを吸収することができる。
　なお、ゲート電圧発生部４０は、設定用スイッチ４４がオンしたときに流れる電流ＩＰＭＯＳに応じてゲート電圧Ｖｇｓを調整すればよいので、その調整動作は、設定用スイッチ４４がオンしている期間のみ行えばよい。そこで、図９の例示では、設定用信号線１２８をゲート電圧発生部４０にも接続している。
　図１０は、画像センサ１００のタイミングチャートの一例を概略的に示す図である。図１０の例示では、第１行目および第２行目の設定用信号線１２８にそれぞれ出力される信号ＣＯＮＦ１，ＣＯＮＦ２も示されている。
　信号ＣＯＮＦ１は、第１行目の信号ＮＷＲ１が活性した状態でのみ（即ち第１行目のリセットスイッチ２０がオンした状態のみ）、オンしている。これにより、第１行目の受光素子１０のバイアス電圧Ｖｂｓが初期値を採った状態で、第１行目の設定用スイッチ４４がオンする。設定用スイッチ４４がオンすると、第１行目の受光素子１０は閾値電圧Ｖｔｈのばらつきを反映して電流ＩＰＭＯＳを流す。よって、第１行目の受光素子１０からそれぞれ流れる電流ＩＰＭＯＳは互いに相違している。第１行目の電流読出部４２はそれぞれ電流ＩＰＭＯＳを検出して、対応するゲート電圧発生部４０へと出力する。ゲート電圧発生部４０は、入力された電流ＩＰＭＯＳと、予め設定された電流設定値との差が所定値よりも小さくなるように、ゲート電圧Ｖｇｓを調整し、対応する受光素子１０へと出力する。
　これにより、第１行目の受光素子１０は、共通のバイアス電圧Ｖｂｓ（初期値）が印加された状態で、互いに略等しい電流ＩＰＭＯＳを流すこととなる。これにより、第１行目の受光素子１０における閾値電圧Ｖｔｈのばらつきを吸収することができる。
　信号ＣＯＮＦ１が活性から非活性へと切り替わると、ゲート電圧Ｖｇｓは、再び信号ＣＯＮＦ１が活性するまで、調整された値を維持する。よって、ゲート電圧Ｖｇｓは、読み出し期間（信号ＳＥＬ１が活性する期間）においても、調整された値を維持している。したがって、閾値電圧Ｖｔｈのばらつきを吸収した状態で、光量に応じた電流ＩＰＭＯＳを流すことができる。よって閾値電圧Ｖｔｈのばらつきによる電流ＩＰＭＯＳの誤差を低減することができる。
　第２行目以降についても同様であるので、繰り返しの説明を避ける。
　なお図９の例示では、ゲート電圧発生部４０は画素１１０ごとに設けられていた。しかるにこれに限らない。図１１は、画素１１０の内部構成の一例を概略的に示す図である。図１１の例示では、ゲート電圧発生部４０は画素１１０に設けられずに、画素１１０の外に設けられている。また、画素１１０には、設定用スイッチ４４の替りにゲート用スイッチ４６が設けられている。
　図１０の例示では、ゲート電圧発生部４０は、同じ列に属する複数の受光素子１０に対して一つ設けられている。言い換えれば、複数のゲート電圧発生部４０が、互いに異なる列に設けられている。そしてゲート電圧発生部４０には、電流読出部１３０によって読み出された、対応する列の電流ＩＰＭＯＳが入力される。例えば第１列目のゲート電圧発生部４０には、第１列目の電流ＩＰＭＯＳが入力される。
　ゲート用スイッチ４６は、受光素子１０のゲート電極１４とゲート電圧発生部４０との間に設けられている。言い換えれば、ゲート電圧発生部４０の出力端が、ゲート用スイッチ４６を介して受光素子１０のゲート電極１４に接続される。図１０の例示では、ゲート用スイッチ４６の制御端子は設定用信号線１２８に接続されている。ここでは設定用信号線１２８は信号線１２２と並行に延在しており、同じ行に属する画素１１０のゲート用スイッチ４６の制御端子に共通して接続されている。よって、ゲート用スイッチ４６は行ごとに制御される。
　ゲート電圧発生部４０は、図１２を参照して後に説明するように、受光素子１０の一つに接続されたリセットスイッチ２０、ゲート用スイッチ４６および画素選択スイッチ３０をオンした状態で信号線１２０を流れる電流ＩＰＭＯＳを、電流読出部１３０から入力し、入力された電流ＩＰＭＯＳと電流設定値との差が所定値よりも小さくなるように、電圧を出力する動作を、受光素子１０を異ならせて繰り返し行う。
　図１２は画像センサ１００のタイミングチャートの一例を示す図である。図１２の例示では、初期から時点ｔ１１までの期間において、信号ＮＷＲ１，ＣＯＮＦ１，ＳＥＬ１が活性している。よって、この期間では、第１行目のリセットスイッチ２０、ゲート用スイッチ４６および画素選択スイッチ３０はオンしている。
　第１行目のリセットスイッチ２０がオンしているので、第１行目の受光素子１０のバイアス電圧Ｖｂｓは初期値を採る。また第１行目の画素選択スイッチ３０がオンしているので、複数の信号線１２０には、第１行目の受光素子１０の電流ＩＰＭＯＳがそれぞれ流れている。電流読出部１３０は信号線１２０を流れる電流ＩＰＭＯＳを読み出して、これを、対応するゲート電圧発生部４０へと出力する。
　また第１行目のゲート用スイッチ４６がオンしているので、ゲート電圧発生部４０の出力は、第１行目の受光素子１０のゲート電極１４に印加される。ゲート電圧発生部４０は、入力された電流ＩＰＭＯＳと電流設定との差が所定値よりも小さくなるように、出力電圧を調整して出力する。出力電圧は、ゲート電圧Ｖｇｓとして第１行目の受光素子１０に印加される。
　時点ｔ１１において、信号ＣＯＮＦ１，ＳＥＬ１が活性から非活性へと切り替わる。これに伴って、第１行目のゲート用スイッチ４６および画素選択スイッチ３０がターンオフする。第１行目のゲート用スイッチ４６のオフによって、第１行目の受光素子１０のゲート電圧Ｖｇｓは、それぞれ第１行目の受光素子１０の寄生容量で維持される。また第１行目の画素選択スイッチ３０のオフによって、各信号線１２０に流れる電流ＩＰＭＯＳは一旦、零となる。
　時点ｔ１１の後の時点ｔ１２において、信号ＮＷＲ１が活性から非活性へと切り替わる。これに伴って、第１行目のリセットスイッチ２０がターンオフする。これにより、第１行目の受光素子１０において、バイアス電圧Ｖｂｓがそれぞれ光量に応じた値へと変化し始める。そして、光量に応じた露光時間が経過することで、第１行目の受光素子１０のバイアス電圧Ｖｂｓがそれぞれの光量に応じた値を採る。
　時点ｔ１２から所定期間Ｔ１が経過した時点ｔ１３において、信号ＳＥＬ１が非活性から活性へと切り替わる。これに伴って、第１行目の画素選択スイッチ３０をターンオンする。これにより、第１行目の受光素子１０はそれぞれ光量に応じた電流ＩＰＭＯＳを信号線１２０に流す。
　時点ｔ１３の後の時点ｔ１４において、信号ＮＷＲ１，ＣＯＮＦ１が非活性から活性へと切り替わる。これに伴って、第１行目のリセットスイッチ２０およびゲート用スイッチ４６がターンオンする。これによって、第１行目の受光素子１０のバイアス電圧Ｖｂｓのいずれもが再び初期値を採り、各信号線１２０を流れる電流ＩＰＭＯＳは光量を反映しなくなる。そして、時点ｔ１４の後の時点ｔ１５において、信号ＣＯＮＦ１，ＳＥＬ１が活性から非活性へと切り替わる。これにより、電流ＩＰＭＯＳが再び零となる。
　さて時点ｔ１３，ｔ１４の間の期間において流れる電流ＩＰＭＯＳは光量を反映した電流であるので、電流読出部１３０はこの期間に流れる電流ＩＰＭＯＳを画素信号として読み出す。
　一方で、時点ｔ１４，ｔ１５の間で信号線１２０に流れる電流ＩＰＭＯＳは、バイアス電圧Ｖｂｓが初期値を採るときの電流であり、ゲート電圧Ｖｇｓを決定するときに用いられる電流である。よって、このときに流れる電流ＩＰＭＯＳは、電流読出部１３０によって、それぞれ対応するゲート電圧発生部４０へと出力される。ゲート電圧発生部４０は入力された電流ＩＰＭＯＳに応じてゲート電圧Ｖｇｓを調整する。以後は、上述の動作を繰り返す。
　第２行目以降の動作についても第１行目と同様であるものの、上記動作を行ごとに順次に行うべく、第ｎ行目の動作は第（ｎ－１）行目の動作よりも遅れて行われる。
　以上のように、ゲート電圧発生部４０は、同じ列に属する複数の受光素子１０に対して一つ設けられつつも、これらの受光素子１０に対して適切なゲート電圧Ｖｇｓを個別に与えることができる。この構造によれば、ゲート電圧発生部４０が画素１１０ごとに設けられる場合に比べて、ゲート電圧発生部４０の個数を低減できる。よって、回路規模および製造コストを低減することができる。
　なおゲート電圧発生部４０は、設定用信号線１２８の信号のいずれかが活性しているときのみ動作すればよい。よって、全ての行の設定用信号線１２８の信号の論理和たる信号ＣＯＮＦをゲート電圧発生部４０に入力し、この信号ＣＯＮＦが活性しているときのみ、ゲート電圧発生部４０が動作してもよい。これによれば、不要な動作を回避することができる。これは例えば消費電力の低減に資する。
　また、上述の例では、画素信号が読み出されるたびに、ゲート電圧Ｖｇｓが調整されるものの、ゲート電圧Ｖｇｓの調整は最初の１回のみであってもよい。或いは、ある行の画素信号が複数回読み出されるたびに、その行の受光素子１０のゲート電圧Ｖｇｓを調整してもよい。
　また上述の例では、受光素子１０はいわゆるＰ型のＭＯＳ電界効果トランジスタと同様の構成を有しているものの、Ｎ型のＭＯＳ電界効果トランジスタと同様の構成を有していてもよい。
　第２の実施の形態．
　図１３は受光素子１０の構成とその周辺回路の構成の一例を概略的に示す図である。図１３では、リセットスイッチ２０の構成の一例も示されている。例えばリセットスイッチ２０はゲート電極２１とドレイン領域２２とソース領域２３と絶縁層２４とを備えている。ドレイン領域２２およびソース領域２３は例えば半導体層１１の上部に形成される。ドレイン領域２２およびソース領域２３は半導体層１１の型（ここではＰ型）とは別の型（ここではＮ型）の半導体層である。
　ソース領域２３は配線を介して半導体層１２と接続されている。図１３の例示では、半導体層１２の上部には、半導体層１２と同じ型であって不純物濃度が高い半導体層１２１が形成されており、この半導体層１２１とソース領域２３とが配線で接続されている。半導体層１２１によって、半導体層１２とソース領域２３とを低抵抗で接続することができる。
　半導体層１１の上には、少なくともドレイン領域２２とソース領域２３との間において、絶縁層２４が設けられている。この絶縁層２４の上には、ゲート電極２１が設けられている。言い換えれば、ゲート電極２１は、ドレイン領域２２とソース領域２３との間の部分に対して、絶縁層２４を介して対面する。
　このようなリセットスイッチ２０は、いわゆるＭＯＳ電界効果トランジスタである。
　図１３の例示では、周辺回路として、電圧制御回路１４０と、センサ出力回路１５０と、画素信号制御回路１６０とが設けられている。
　電圧制御回路１４０は、後に詳述するように、センサ出力回路１５０が出力する画素信号に基づいて、次で説明する電圧の少なくともいずれか一つを制御する。即ち、ドレイン電極１６に印加される電源電位（以下、電源電圧ＰＶＤＤとも呼ぶ）、ゲート電極１４に印加されるゲート電圧Ｖｇｓ、および、半導体層１２に印加される電位（以下、ウェル電圧ＶＷＥＬＬとも呼ぶ）の少なくともいずれか一つを制御する。以下では、この電圧を総称して制御対象電圧とも呼ぶことがある。
　図１３の例示では、電圧制御回路１４０は、電源電圧制御回路１４１と、ゲート電圧制御回路１４２と、ウェル電圧制御回路１４３とを備えている。
　電源電圧制御回路１４１は、その出力側においてドレイン電極１６と接続されており、可変の電源電圧ＰＶＤＤを、ドレイン電極１６を介してドレイン領域１８へと出力する。可変の電圧を出力する回路は公知であるので詳細な説明を省略するものの、例えば増幅率が制御可能な増幅器を採用することができる。また電源電圧制御回路１４１は、画素信号制御回路１６０から電源電圧ＰＶＤＤの値についての指令を受け取る。電源電圧制御回路１４１はこの指令に基づいた電源電圧ＰＶＤＤを出力する。なお、この電源電圧制御回路１４１は第１の実施の形態でいう直流電源Ｅ１に相当する。
　ゲート電圧制御回路１４２は、その出力側においてゲート電極１４と接続されており、可変のゲート電圧Ｖｇｓをゲート電極１４へと出力する。可変の出力電圧を出力する回路としては、例えば増幅率が制御可能な増幅器を採用することができる。ゲート電圧制御回路１４２は画素信号制御回路１６０からゲート電圧Ｖｇｓの値についての指令を受け取り、この指令に基づいたゲート電圧Ｖｇｓを出力する。なお、ゲート電圧制御回路１４２は、第１の実施の形態でいうゲート電圧発生部４０と同様の機能を有するものの、ゲート電圧Ｖｇｓの決定方法が相違する。第２の実施の形態では、後に具体例を詳述するように、画素信号に応じてゲート電圧Ｖｇｓを決定するのである。
　ウェル電圧制御回路１４３は、半導体層１２に印加される電位（以下、ウェル電圧ＶＷＥＬＬと呼ぶ）を制御するための回路である。図１３の例示では、リセットスイッチ２０を利用して、可変のウェル電圧ＶＷＥＬＬを半導体層１２に出力する。例えば、ウェル電圧制御回路１４３はリセットスイッチ２０のゲート電極２１に接続されるとともに、ドレイン領域２２にも接続されている。なお、ウェル電圧制御回路１４３は不図示の電極を介してドレイン領域２２に接続される。
　ウェル電圧制御回路１４３は、ゲート電極２１へと可変のゲート電圧ＶＲｇｓを出力するとともに、ドレイン領域２２へと可変の電圧ＰＶＲＤＤを出力する。ゲート電圧ＶＲｇｓおよび電圧ＰＶＲＤＤを制御することによって、半導体層１２に印加されるウェル電圧ＶＷＥＬＬを制御することができる。例えば電圧ＰＶＲＤＤを増大させることで、ウェル電圧ＶＷＥＬＬを増大させることができる。可変の出力電圧を出力する回路としては、例えば増幅率が制御可能な増幅器を採用することができる。ウェル電圧制御回路１４３は、例えば、ゲート電圧Ｖｇｓ用の当該回路と、電圧ＰＶＲＤＤ用の当該回路とを含む。
　ウェル電圧制御回路１４３は、画素信号制御回路１６０からウェル電圧ＶＷＥＬＬの値についての指令を受け取り、この指令に基づいたウェル電圧ＶＷＥＬＬを半導体層１２に印加すべく、ゲート電圧ＶＲｇｓおよび電圧ＰＶＲＤＤを出力する。
　なお第１の実施の形態では、一例として、リセットスイッチ２０がオフした状態で、画素１１０が光量を検出した。そして、リセットスイッチ２０のオンは、半導体層１２の電位を初期化するために用いられた。しかるに、第２の実施の形態では、必ずしもこれに限らない。例えばリセットスイッチ２０がオンした状態、即ち、ウェル電圧ＶＷＥＬＬが半導体層１２に印加された状態で、画素１１０が電流ＩＰＭＯＳを出力してもよい。この場合であっても、例えば特許文献２に記載のように、ドレイン領域１８、ゲート電極１４およびソース領域１７からなる経路でのトンネル効果によっても、光量に応じた電流ＩＰＭＯＳが流れる。
　センサ出力回路１５０は、その入力側において、受光素子１０のソース電極１５に接続されている。センサ出力回路１５０は、例えば上述の画素選択スイッチ３０および電流読出部１３０を含んでいる。センサ出力回路１５０（より具体的には電流読出部１３０）は電流ＩＰＭＯＳを、画素信号として出力する。この画素信号は画素信号制御回路１６０へと入力される。
　画素信号制御回路１６０は画素信号を入力し、その画素信号に基づいて、電圧制御回路１４０へと指令を出力して、ゲート電圧Ｖｇｓ、電源電圧ＰＶＤＤおよびウェル電圧ＶＷＥＬＬの少なくともいずれか一つを制御する。よって、画素１１０が出力する画素信号に基づいて、ゲート電圧Ｖｇｓ、電源電圧ＰＶＤＤおよびウェル電圧ＶＷＥＬＬが制御されることとなる。
　例えば、画素信号制御回路１６０は、画素信号によって示される画素値が上限値よりも大きいときに、画素値を低減すべく、ゲート電圧Ｖｇｓ、電源電圧ＰＶＤＤおよびウェル電圧ＶＷＥＬＬの少なくともいずれか一つを制御してもよい。図１４はかかる制御の一例を示すフローチャートである。まずステップＳＴ１にて、画素信号制御回路１６０は、センサ出力回路１５０が出力する画素値が上限値よりも大きいか否かを判断する。この判断は、周知の比較器を用いて行うことができる。後述する他の比較においても同様であるので、以下では繰り返しの説明を避ける。上限値および基準値は例えば予め定められて、所定の記憶媒体（不図示）に記憶されていればよい。また基準値としては零を採用することもできる。
　ステップＳＴ１にて画素値が上限値よりも小さいと判断したときには、再びステップＳＴ１を実行する。
　ステップＳＴ１にて画素値が基準値よりも大きいと判断したときには、ステップＳＴ２にて、画素信号制御回路１６０は、画素値を低減すべく、制御対象電圧を制御する。例えば、画素信号制御回路１６０は、電源電圧ＰＶＤＤを低減する指令を電源電圧制御回路１４１へと出力したり、或いは、ゲート電圧Ｖｇｓを低減する指令をゲート電圧制御回路１４２へと出力したり、或いは、ウェル電圧ＶＷＥＬＬを低減する指令をウェル電圧制御回路１４３へと出力する。
　ゲート電圧制御回路１４２はこの指令に応じてゲート電圧Ｖｇｓを低減して、これをゲート電極１４へと出力する。或いは、電源電圧制御回路１４１はこの指令に応じて電源電圧ＰＶＤＤを低減し、これをドレイン領域１８へと出力する。或いは、ウェル電圧制御回路１４３はこの指令に応じて、ウェル電圧ＶＷＥＬＬを低減するように、ゲート電圧ＶＲｇｓおよび電圧ＰＶＲＤＤの少なくともいずれか一方を変更する。これにより、電流ＩＰＭＯＳが低減して画素値を低減することができる。よって画素値が上限値を超えることを抑制できる。画素値が上限値を超えると、光量を適切に検出できないところ、そのような不備を回避できるのである。
　なお、電圧制御回路１４０は、全ての画素１１０の受光素子１０に対して共通の制御対象電圧を出力してもよい。例えば、複数の画素１１０の画素値のいずれか一つと上限値との差が基準値を超えたときに、その画素１１０の画素値が低減するような制御対象電圧を、全ての画素１１０の受光素子１０に対して共通して出力してもよい。
　また、画素値に基づく制御対象電圧の制御は上述の例に限らず、適宜に変更してもよい。
　図１３の例示では、一つの画素１１０の画素信号（画素値）に基づいて制御対象電圧を制御しているものの、必ずしもこれに限らない。複数の画素１１０の画素信号に基づいて制御対象電圧を制御してもよい。図１５は、画像センサ１００の一例を示す図である。図１５の例示では、画素アレイ１０１と、露光制御回路２００と、ノイズ除去／ゲインコントロール回路２１０と、ＡＤ変換回路２２０と、画像信号処理回路２３０と、画像センサ制御回路２４０とが設けられている。
　画素アレイ１０１は、上述の複数の画素１１０と、行選択部１３２と、電流読出部１３０と、電圧制御回路１４０とを備えている。
　露光制御回路２００は、画像信号処理回路２３０からの情報（後述）に基づいて、画素１１０の露光時間を制御する。例えば、リセットスイッチ２０へとリセット信号を送信するタイミングを制御することにより、露光時間を制御してもよい。露光時間は第１の実施の形態で述べたように、光量に応じて決定されるものの、リセットスイッチ２０がオンするタイミングによっても、露光時間を変更し得るからである。
　或いは、例えばシャッタ（不図示）が設けられていてもよい。このシャッタは受光素子１０への光の通過／遮断を選択することができる。シャッタが開いているときには、受光素子１０へと光が入射され、シャッタが閉じているときには受光素子１０への光が遮断される。よってこのシャッタの開閉を制御することで、露光時間を制御してもよい。
　ノイズ除去／ゲインコントロール回路２１０は、画素アレイ１０１から出力される画素信号に対してノイズ除去処理を施したり、あるいは、増幅処理を施すことにより、画素信号を補正する。かかるノイズ除去処理および増幅処理は周知の回路によって実現できる。
　ＡＤ変換回路２２０は、ノイズ除去／ゲインコントロール回路２１０から出力されるアナログデータの画素信号をデジタルデータの画素信号に変換し、これを画像信号処理回路２３０へと出力する。
　画像信号処理回路２３０は、画素信号に対して種々の画像処理を施すことができる。例えば、画像信号処理回路２３０は、画像統計処理部２３１と、逆対数変換部２３２と、補正処理部２３３とを備えている。
　逆対数変換部２３２は、画素信号（画素値）に対して逆対数変換を行う。画素値が光量の対数に比例する場合に、画素値に対して逆対数変換を施すことで、変換後の画素値を光量に比例させるのである。これにより、リニア領域で画素値を取り扱うことができる。
　したがって、光量と画素値とが比例する従来の画像センサ用の画像処理を、そのまま適用することが可能となる。例えば補正処理部２３３は、画像信号に対して画素補間処理、ガンマ補正、エッジ強調、色補正などの画像処理を施す。上述のように、逆対数変換部２３２による変換後の画素値を用いれば、例えば従来のガンマ補正をそのまま採用することができるのである。その他の画像処理についても同様に、光量と画素値とが比例する従来の画像センサ用の画像処理をそのまま採用することができる。
　画像統計処理部２３１は、画素信号に基づいて統計値（以下、画像統計情報とも呼ぶ）を演算する。画像統計情報としては、任意の統計情報を用いればよいものの、例えば全ての画素１１０の画素信号についての最大値、最小値、総和、平均値、最頻値、分散値および標準偏差などの少なくともいずれかを採用することができる。なお、以下では、全ての画素１１０の画素信号によって構成される信号を画像信号とも呼ぶ。
　例えば画像統計情報として、画素信号の総和あるいは平均値を採用してもよい。この総和あるいは平均値は画像の全体的な明るさを示すこととなる。画像センサ制御回路２４０は、例えば画像統計情報（明るさ）に応じて感度を調整すべく、制御対象電圧を制御してもよい。例えば図１６に示すように、ステップＳＴ１０にて、画像センサ制御回路２４０は、画像統計情報と所定の明るさ基準値とを比較し、画像統計情報が明るさ基準値よりも小さいか否かを判断する。この明るさ基準値は予め設定されて、所定の記憶媒体に記憶されている。
　ステップＳＴ１０にて画像統計情報が明るさ基準値よりも大きいと判断したときには、ステップＳＴ１０を再び実行する。
　ステップＳＴ１０にて画像統計情報が明るさ基準値よりも小さいと判断したときには、ステップＳＴ１１にて、例えば感度を大きくすべく、画像センサ制御回路２４０は、電源電圧制御回路１４１、ゲート電圧制御回路１４２およびウェル電圧制御回路１４３の少なくともいずれか一つに指令を出力する。つまり画像が暗いときには感度を増大すべく、ゲート電圧Ｖｇｓ、電源電圧ＰＶＤＤおよびウェル電圧ＶＷＥＬＬの少なくともいずれか一つを制御するのである。例えば当該指令を受け取った電源電圧制御回路１４１は電源電圧ＰＶＤＤを増大させて出力する。これにより、感度が大きくなるので、より明るい画像信号を得ることができる。
　なお、上述のように、明るさを二値で判断する必要はなく、多値で判断してもよい。あるいは、明るさに応じて連続的に制御対象電圧（ゲート電圧Ｖｇｓ、電源電圧ＰＶＤＤおよびウェル電圧ＶＷＥＬＬ）を制御してもよい。この点は他に述べる制御についても同様であるので、繰り返しの説明を避ける。
　さて、感度を高くすれば露光時間を短縮することも可能である。つまり短い露光時間で画像信号を得ることができる。これは高速物体の撮像に適している。逆に言えば、短い露光時間が要求されるときには、画像センサ制御回路２４０は、感度を向上すべく、電源電圧制御回路１４１、ゲート電圧制御回路１４２およびウェル電圧制御回路１４３の少なくともいずれか一つに指令を出力してもよい。
　また感度を高くすると、暗電流が増大する傾向がある。暗電流とは、光量とは無関係に流れる電流ＩＰＭＯＳである。そこで、画像センサ制御回路２４０は暗電流を低減すべく、ウェル電圧ＶＷＥＬＬを制御してもよい。上述のようにウェル電圧ＶＷＥＬＬを変更すれば、基板バイアス効果により、閾値電圧Ｖｔｈを制御することができるので、暗電流を制御することができるのである。より具体的には、閾値電圧Ｖｔｈを増大するように、ウェル電圧ＶＷＥＬＬを変更してもよい。これにより、暗電流を低減することができる。よって高いＳＮ比を実現することができる。
　またこのように暗電流を低減することができるので、別途に暗電流を低減するためのアナログ回路等を不要にでき、製造コストを低減することができる。
　また例えば画像統計情報として、全ての画素１１０の画素値の最大値および最小値の差を採用しても構わない。この画像統計情報が大きいほど、大きいダイナミックレンジが必要である。そこで、この画像統計情報が大きいときには、ダイナミックレンジを増大するように、制御対象電圧を制御してもよい。
　例えば図１７に示すように、ステップＳＴ２０にて、画像センサ制御回路２４０はこの画像統計情報（最大値と最小値との差）とレンジ基準値とを比較し、当該差がレンジ基準値よりも大きいか否かを判断する。レンジ基準値も例えば予め定められて、所定の記憶媒体に記憶されている。
　ステップＳＴ２０にて、画像統計情報がレンジ基準値よりも小さいと判断されると、ステップＳＴ２０を再び実行する。
　ステップＳＴ２０にて画像統計情報がレンジ基準値よりも大きいと判断したときには、ステップＳＴ２１にて、画像センサ制御回路２４０は、ダイナミックレンジを増大すべく、電源電圧制御回路１４１、ゲート電圧制御回路１４２およびウェル電圧制御回路１４３の少なくともいずれか一つに指令を出力する。つまり、ダイナミックレンジを増大すべく、ゲート電圧Ｖｇｓ、電源電圧ＰＶＤＤおよびウェル電圧ＶＷＥＬＬの少なくともいずれか一つを制御する。例えば指令を受け取った電源電圧制御回路１４１は電源電圧ＰＶＤＤを増大させて出力する。これにより、光量と電流ＩＰＭＯＳとの指数性が強くなるので、ダイナミックレンジを向上できるのである。
　なお光量と電流ＩＰＭＯＳとの対数関係は、ゲート電圧Ｖｇｓ、電源電圧ＰＶＤＤおよびウェル電圧ＶＷＥＬＬの組ごとに、予め所定の記憶媒体に記憶されていてもよい。そして、逆対数変換部２３２に、ゲート電圧Ｖｇｓ、電源電圧ＰＶＤＤおよびウェル電圧ＶＷＥＬＬを入力し、逆対数変換部２３２がこれらの電圧に応じた対数関係を記憶媒体から読み出し、これを用いて画素信号に対して逆対数変換を施せばよい。これにより、適切に画素信号をリニア領域で取り扱うことができる。
　なお、光量と電流ＩＰＭＯＳとの関係は、ゲート電圧Ｖｇｓ、電源電圧ＰＶＤＤおよびウェル電圧ＶＷＥＬＬによって調整できる。具体的には、光量と電流ＩＰＭＯＳとの関係を対数ではなく略線形にすることもできる。この場合には、逆対数変換部２３２は必ずしも必要ではない。
　また、画像信号処理回路２３０は、露光制御を行うための画像処理を行うこともできる。例えば、露光制御では、画像の明るさに応じて、露光制御回路２００における露光時間、および、ノイズ除去／ゲインコントロール回路２１０におけるゲインの少なくとも一方を制御する場合がある。より具体的な一例として、画像統計処理部２３１は全ての画素１１０の画素信号（画素値）を積算して全体的な明るさを算出し、その明るさに基づいて露光時間を決定してもよい。例えば明るいときには、露光制御回路２００は露光時間を短く設定する。これにより、より適切な露光時間で画素信号を得ることができる。
　本実施の形態では、上述のように、明るさを電源電圧ＰＶＤＤ、ゲート電圧Ｖｇｓおよびウェル電圧ＶＷＥＬＬの少なくともいずれか一つによって調整してもよい。明るさに応じて露光時間が制御されることに鑑みると、本実施の形態では、露光時間をこれらの電圧に基づいても調整することとなる。つまり、画像センサ制御回路２４０および露光制御回路２００が互いに協働して、露光制御を行うこととなる。制御パラメータの数が増えるので、露光についての制御性を向上することができる。
　なお、上述した制御方法は一例であって、これに限るものではない。要するに、画像統計情報に基づいて、制御対象電圧を制御すればよい。
　第２の実施の形態によれば、画素信号に応じたフィードバック系を構築することができるので、画像信号に応じた適切な特性（例えば感度またはダイナミックレンジ等）で撮像を行うことができるのである。
　またゲート電圧Ｖｇｓは印加されなくてもよい。例えばゲート電極１４はいわゆるフローティング状態であってもよい。この場合、ゲート電圧Ｖｇｓが出力されないので、当然にゲート電圧制御回路１４２は設けられない。
　また、制御対象電圧としては、電源電圧ＰＶＤＤ、ゲート電圧Ｖｇｓおよびウェル電圧ＶＷＥＬＬの少なくともいずれか一つを採用すればよく、電源電圧制御回路１４１、ゲート電圧制御回路１４２およびウェル電圧制御回路１４３は、採用する制御対象電圧に応じて適宜に設けられればよい。
　また第２の実施の形態によれば、画像信号に基づいてゲート電圧Ｖｇｓ、電源電圧ＰＶＤＤおよびウェル電圧ＶＷＥＬＬを制御するフィードバック系を構築しているので、画素信号の安定化にも資する。特に、本画像センサ１００の感度は従来のセンサ（例えばＣＩＳ（コンタクトイメージセンサ））などに比べて高く、１万倍以上である。また、ダイナミックレンジは１２０ｄＢ以上である。しかるに、感度が高くダイナミックレンジも高いからこそ、本画像センサ１００の出力（画素信号）は、製造プロセスの変動または電源変動等の変動要因にも、センシティブに反応し得る。
　そこで、画素１１０の出力に応じて、電源電圧ＰＶＤＤ、ゲート電圧Ｖｇｓおよびウェル電圧ＶＷＥＬＬの少なくともいずれか一つを制御することで、安定した出力を得てもよい。例えば、明るさ（画素値の総和または平均値）が一定の範囲内に収まるように、ゲート電圧Ｖｇｓ、電源電圧ＰＶＤＤおよびウェル電圧ＶＷＥＬＬの少なくともいずれか一つを制御してもよい。
　＜消費電力＞
　また例えば電源電圧ＰＶＤＤが大きいほど、消費電力は大きいので、電源電圧ＰＶＤＤを低減することで、消費電力を低減できる。例えば図１８では、電池３１０と電池残量検出部３００とが設けられている。電池３１０は、いわゆるバッテリであって、上述の各回路に対して電源を供給する。電池残量検出部３００は電池３１０の電池残量を検出し、これを画像センサ制御回路２４０へと出力する。
　画像センサ制御回路２４０は電池残量が少ないときに、消費電力を低減すべく、電源電圧ＰＶＤＤを低減する指令を電源電圧制御回路１４１へと出力してもよい。より具体的には、例えば画像センサ制御回路２４０は電池残量と残量基準値とを比較する。この残量基準値は例えば予め定められており、所定の記憶媒体に記憶されている。そして、電池残量が残量基準値よりも小さいと判断したときには、画像センサ制御回路２４０は電源電圧ＰＶＤＤを低減すべく、電源電圧制御回路１４１へと指令を出力する。これにより、電池３１０の残量が零になるタイミングを遅らせることができる。言い換えれば、画像センサ１００の動作時間を延長することができる。
　＜エリアの設定＞
　複数の画素１１０によって構成されるエリアを設定し、エリアごとに制御対象電圧を制御してもよい。これらの複数のエリアは一つの画像を構成し、例えば複数のエリアは互いに重複しない。また、各画素１１０は、いずれか一つのエリアに属する。例えば図１９に示される通り、複数の画素１１０はマトリクス状に配置されている。図１９の例示では、縦３個および横３個の合計９個の画素１１０によってエリアＢ１が形成される。これらのエリアＢ１もマトリクス状に配置されることとなる。
　例えば電圧制御回路１４０はエリアＢ１ごとに設けられてもよい。図２０は、一つエリアＢ１と、一つの電圧制御回路１４０との一例を概略的に示す図である。なお図２０では、画素１１０の内部には、受光素子１０およびリセットスイッチ２０のみを示し、その他については省略している。
　図２０の例示では、一つのエリアＢ１に対応して一つの電圧制御回路１４０が設けられている。より具体的に説明すると、電源電圧制御回路１４１は、エリアＢ１に属する全ての受光素子１０のドレイン領域１８に共通して接続され、ゲート電圧制御回路１４２は、エリアＢ１に属する全ての受光素子１０のゲート電極１４に共通して接続される。ウェル電圧制御回路１４３は、エリアＢ１に属する全てのリセットスイッチ２０のゲート電極２１に共通して接続されるとともに、全てのリセットスイッチ２０のドレイン領域２２にも接続される。これにより、エリアＢ１ごとに制御対象電圧を制御することができる。
　例えば画像センサ制御回路２４０が画像統計情報に基づいて、電圧制御回路１４０ごとに指令を出力することで、画像信号に基づくフィードバック系をエリアＢ１ごとに構築することができる。これにより、エリアＢ１ごとに画像センサ１００の特性（例えば感度またはダイナミックレンジなど）を制御することができる。
　また、電圧制御回路１４０は画素１１０ごとに設けられても構わない。これによれば、画素１１０ごとに制御対象電圧を制御することができる。
　図２１では、電圧制御回路群１４４が設けられている。電圧制御回路群１４４は、例えば複数の電圧制御回路１４０を有しており、例えば、エリアＢ１ごとに電圧制御回路１４０が設けられている（図２０も参照）。電圧制御回路群１４４は、ブロック単位で指令を出力するためのデコーダ回路１３３によって制御されてもよい。
　なお電圧制御回路１４０は、例えば同じ列に属する複数のエリアＢ１に対応して設けてもよい。この場合、電圧制御回路１４０は、エリアＢ１の列の数と同じ数だけ設けられる。そして、行ごとに異なるタイミングでエリアＢ１の露光を行えばよい。つまり、ある第１行のエリアＢ１の露光を行っているときには、その第１行のエリアＢ１の制御対象電圧が互いに独立して制御される。そして、次の第２行のエリアＢ１の露光を行うときには、各列の電圧制御回路１４０が制御対象電圧を制御する。これにより、その第２行のエリアＢ１の制御対象電圧が互いに独立して制御されることとなる。以後、同様である。
　同様に、電圧制御回路１４０は同じ行に属する複数のエリアＢ１に対応して設けられてもよい。この場合、列ごとに異なるタイミングでエリアＢ１の露光を行えばよい。
　かかる構成は、例えばコンピュータビジョンに適している。コンピュータビジョンでは、画像信号に対して種々の処理を行い、画像内に存在する物体等を認識したり、画像内の文字を認識したりする。かかるコンピュータビジョンにおいて、画像のエリアＢ１ごとに適した感度またはダイナミック等を設定することは、例えば以下の点で好適である。
　コンピュータビジョンにおいて、人が画像を見る必要がない場合には、その映像の美しさ、および、人にとっての見やすさは必要にされない。例えば、車両に画像センサ１００を搭載し、この画像センサ１００によって撮像される画像信号に基づいて車両の制御（例えば加速、減速および操舵の少なくとも一方など）を行う場合などでは、必ずしも画像を人に表示する必要はない。この場合、エリアＢ１ごとに大きく異なる感度または大きく異なるダイナミックレンジで撮像を行ったとしても、問題はない。
　そこで、コンピュータが画像信号に基づく識別を容易にすべく、コンピュータにとって識別しやすい画像を生成することが望ましい。例えば、人物が写っている領域が認識されると、その後の撮像では、人物判定を容易にすべく、当該領域に属するエリアＢ１におけるコントラストを、他のエリアＢ１に比べて向上してもよい。例えば光量に対する電流ＩＰＭＯＳの線形性を向上すべく、電源電圧ＰＶＤＤを他のエリアＢ１に比べて小さくしてもよい。これにより、ダイナミックレンジは狭まるものの、コントラストを向上できるので、人物判定を容易にできる。
　以上のように、エリアＢ１ごとに感度またはダイナミックレンジを制御することで、画像のコントラストをエリアＢ１ごとに最適化することができ、画像認識の性能を向上することができるのである。
　＜画素ごとの電源供給＞
　また、電源電圧制御回路１４１によって、画素１１０ごとに、あるいはエリアＢ１ごとに、電源電圧ＰＶＤＤを制御できる。よって、電源電圧制御回路１４１は、その一部の画素１１０のみに対して、電源電圧ＰＶＤＤを出力し、他の画素１１０に対しては電源電圧ＰＶＤＤを出力しなくてもよい。これによれば、一部の画素１１０のみを動作させ、当該一部の画素１１０のみの画像センサ１００を構築することができる。
　なお第２の実施の形態では、リセットスイッチ２０を用いてウェル電圧ＶＷＥＬＬを制御しているものの、リセットスイッチ２０を用いずに、直接にウェル電圧制御回路１４３が半導体層１２１へと可変のウェル電圧ＶＷＥＬＬを出力してもよい。
　また、画像センサ１００は複数の画素１１０を有するエリアセンサあるいはラインセンサであってもよく、一つの画素１１０のみからなるセンサ（例えば照度センサ）であってもよい。
　また上述した各種の機能部または回路は、ハードウェアで構成されてもよく、ソフトウェアで構成されてもよい。
　また上述した画像センサ１００は、可視光のみならず、可視光以外の光を受光するセンサとしても有効である。例えば、近赤外線および近紫外線の少なくともいずれか一方を、受光の対象とすることができる。
　以上のように、画像センサ１００は詳細に説明されたが、上記した説明は、全ての局面において例示であって、この発明がそれに限定されるものではない。また、上述した各種変形例は、相互に矛盾しない限り組み合わせて適用可能である。そして、例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　１０　受光素子
　１１，１２　半導体層
　１３　絶縁層
　１４　ゲート電極
　１５　ソース電極
　１６　ドレイン電極
　２０　リセットスイッチ
　３０　画素選択スイッチ
　４０　ゲート電圧発生部
　４２，１３０　電流読出部
　１４０　電圧制御回路
　１４１　電源電圧制御回路
　１４２　ゲート電圧制御回路
　１４３　ウェル電圧制御回路

Claims (9)

  1. 　受光素子および電流読出部を備え、
    　前記受光素子は、
    　第１電源電位が印加される第１型の第１半導体層と、
    　前記第１半導体層の上に形成され、前記第１半導体層との接合部において光を受ける第２型の第２半導体層と、
    　前記第２半導体層の上部において、互いに間隔を空けて形成される前記第１型の第１領域および前記第１型の第２領域と、
    　前記第１領域の上に設けられ、前記第１電源電位とは異なる第２電源電位が印加される第１電極と、
    　前記第２領域の上に設けられる第２電極と、
    　前記第１領域と前記第２領域との間において、前記第２半導体層の上に形成される絶縁層と、
    　前記絶縁層の上に形成され、ゲート電圧が印加されるゲート電極と
    を有し、
    　前記電流読出部は、前記第１領域から前記第２領域へと流れる電流を、前記受光素子が受光した光量を反映する画素信号として検出する、画像センサ。
  2. 　前記ゲート電極は前記第１型の半導体で形成される、請求項１に記載の画像センサ。
  3. 　リセット用電位が印加されるリセット用配線と、
    　前記第２半導体層と前記リセット用配線との間に設けられるリセットスイッチと
    を更に備え、
    　前記リセットスイッチがオンして前記第２半導体層の電位を前記リセット用電位にリセットした後に、前記リセットスイッチがオフし、
    　前記電流読出部は、前記リセットスイッチがオフした時点から、予め決められた所定期間が経過したときに、前記電流を前記画素信号として検出する、請求項１に記載の画像センサ。
  4. 　前記リセットスイッチがオンした状態で流れる前記電流を入力し、入力された前記電流と、予め定められた電流設定値との差が所定値よりも小さくなるように、前記ゲート電極に電圧を出力するゲート電圧発生部を備える、請求項３に記載の画像センサ。
  5. 　複数のゲート用スイッチ、複数の画素選択スイッチおよび信号線を備え、
    　前記受光素子および前記リセットスイッチは複数設けられており、
    　前記複数の画素選択スイッチの各々は、前記複数の受光素子の各々と前記信号線との間に設けられており、
    　前記ゲート電圧発生部の出力端は、前記複数のゲート用スイッチを介してそれぞれ前記複数の受光素子の前記ゲート電極に接続され、
    　前記電流読出部は前記信号線を流れる電流を検出し、
    　前記ゲート電圧発生部は、前記複数の受光素子の一つに接続された前記リセットスイッチ、前記ゲート用スイッチおよび前記画素選択スイッチをオンした状態で前記信号線を流れる電流を、前記電流読出部から入力し、入力された電流と前記電流設定値との差が所定値よりも小さくなるように、電圧を出力する動作を、前記受光素子を異ならせて繰り返し行う、請求項４に記載の画像センサ。
  6. 　受光素子、電流読出部および電圧制御部を備え、
    　前記受光素子は、
    　第１電源電位が印加される第１型の第１半導体層と、
    　前記第１半導体層の上に形成される第２型の第２半導体層と、
    　前記第２半導体層の上部において、互いに間隔を空けて形成される前記第１型の第１領域および前記第１型の第２領域と、
    　前記第１領域の上に設けられ、前記第１電源電位とは異なる第２電源電位が印加される第１電極と、
    　前記第２領域の上に設けられる第２電極と、
    　前記第１領域と前記第２領域との間において、前記第２半導体層の上に形成される絶縁層と、
    　前記絶縁層の上に形成されるゲート電極と
    を有し、
    　前記電流読出部は、前記第１領域から前記第２領域へと流れる電流を画素信号として検出し、
    　前記電圧制御部は、前記画素信号に基づいて、前記ゲート電極に印加するゲート電圧、前記第２電源電位および前記第２半導体層の電位の少なくともいずれかの制御対象電圧を制御する、画像センサ。
  7. 　前記画素信号に基づいて、画像統計情報を算出する画像統処理部を更に備え、
    　前記電圧制御部は、前記画像統計情報に基づいて前記制御対象電圧を制御して、前記画像センサの感度またはダイナミックレンジを調整する、請求項６に記載の画像センサ。
  8. 　前記受光素子の複数が配置され、
    　前記電圧制御部は、
    　前記複数の受光素子に対して設定される複数のエリアごとに前記制御対象電圧を制御する、請求項６に記載の画像センサ。
  9. 　前記電圧制御部は前記受光素子の複数のうち一部の受光素子のみに前記第２電源電位を出力する、請求項６に記載の画像センサ。
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