JPH04239165A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04239165A JPH04239165A JP3001921A JP192191A JPH04239165A JP H04239165 A JPH04239165 A JP H04239165A JP 3001921 A JP3001921 A JP 3001921A JP 192191 A JP192191 A JP 192191A JP H04239165 A JPH04239165 A JP H04239165A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000013459 approach Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 7
- 238000013461 design Methods 0.000 abstract description 5
- 238000005452 bending Methods 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000004020 conductor Substances 0.000 abstract 2
- 238000003780 insertion Methods 0.000 description 12
- 230000037431 insertion Effects 0.000 description 12
- 230000000694 effects Effects 0.000 description 6
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 101100075512 Oryza sativa subsp. japonica LSI2 gene Proteins 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/306—Lead-in-hole components, e.g. affixing or retention before soldering, spacing means
- H05K3/308—Adaptations of leads
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路さらに
はそれのパッケージより外部に引き出された複数のリー
ドの配列技術に関し、例えばセラミックパッケージや樹
脂モールドパッケージに封止されて成るＬＳＩ（大規模
集積回路）に適用して有効な技術に関する。
はそれのパッケージより外部に引き出された複数のリー
ドの配列技術に関し、例えばセラミックパッケージや樹
脂モールドパッケージに封止されて成るＬＳＩ（大規模
集積回路）に適用して有効な技術に関する。
【０００２】
【従来の技術】ＬＳＩにおいてパッケージは、封止によ
り阻止の劣化を防止して信頼性を高め、また他の電子部
品との結線の容易化のためのリードを支持する上で極め
て重要とされる。
り阻止の劣化を防止して信頼性を高め、また他の電子部
品との結線の容易化のためのリードを支持する上で極め
て重要とされる。
【０００３】パッケージは、それを構成する主材料で分
類すると、セラミックと樹脂の２種類がある。セラミッ
クパッケージの場合、多層積層を用いて種々の形状のも
のが制作でき、数百端子のリードを有するものや、熱放
散効果の良いものなど、目的に応じた形状をとることが
できる。また、気密封止が可能なことから高信頼度パッ
ケージとして用いられる。
類すると、セラミックと樹脂の２種類がある。セラミッ
クパッケージの場合、多層積層を用いて種々の形状のも
のが制作でき、数百端子のリードを有するものや、熱放
散効果の良いものなど、目的に応じた形状をとることが
できる。また、気密封止が可能なことから高信頼度パッ
ケージとして用いられる。
【０００４】樹脂パッケージの場合、主にトランスファ
モールド法が用いられる。この方法によれば、量産性が
良く、しかも材料費のコストが安いため民生用パッケー
ジとして広く用いられる。リード数が数十以下のパッケ
ージとしてＤＩＰ（ｄｕａｌｉｎｌｉｎｅ ｐａｃｋａ
ｇｅ） があり、メモリ素子やマイクロプロセッサなど
のようにリード数が比較的少ないものに用いられている
。
モールド法が用いられる。この方法によれば、量産性が
良く、しかも材料費のコストが安いため民生用パッケー
ジとして広く用いられる。リード数が数十以下のパッケ
ージとしてＤＩＰ（ｄｕａｌｉｎｌｉｎｅ ｐａｃｋａ
ｇｅ） があり、メモリ素子やマイクロプロセッサなど
のようにリード数が比較的少ないものに用いられている
。
【０００５】例えばＤＩＰにより封止されたＬＳＩにお
いて、内部のＬＳＩチップより引き出される複数のリー
ドは、パッケージの相対向する一対の縁辺部において、
当該パッケージの長手方向に沿って所定のピッチで配列
される。この場合において、同一方向に引き出された複
数のリードは一直線上に並び、そして当該リードのパッ
ケージからの外部露出長は互いに等しくされる。また、
リードは、ＬＳＩ実装用プリント基板（以下「プリント
基板」もしくは単に「基板」という）への実を容易とす
るため当該基板に対して交差する方向に屈曲形成されて
いる。
いて、内部のＬＳＩチップより引き出される複数のリー
ドは、パッケージの相対向する一対の縁辺部において、
当該パッケージの長手方向に沿って所定のピッチで配列
される。この場合において、同一方向に引き出された複
数のリードは一直線上に並び、そして当該リードのパッ
ケージからの外部露出長は互いに等しくされる。また、
リードは、ＬＳＩ実装用プリント基板（以下「プリント
基板」もしくは単に「基板」という）への実を容易とす
るため当該基板に対して交差する方向に屈曲形成されて
いる。
【０００６】上記プリント基板においては、リード配列
ピッチに呼応して複数個のリード挿通孔が形成され、そ
して当該挿通孔の縁辺部には、当該リードとの半田付け
を可能とするラウンドが形成される。このラウンドに、
配線のための導電ラインが結合されている。この導電ラ
インによって、当該ＬＳＩにおける所望のリード相互、
さらには他の電子部品との電気的結合が可能とされる。
ピッチに呼応して複数個のリード挿通孔が形成され、そ
して当該挿通孔の縁辺部には、当該リードとの半田付け
を可能とするラウンドが形成される。このラウンドに、
配線のための導電ラインが結合されている。この導電ラ
インによって、当該ＬＳＩにおける所望のリード相互、
さらには他の電子部品との電気的結合が可能とされる。
【０００７】尚、ＬＳＩパッケージについて記載された
文献の例としては、昭和５９年１１月３０日に株式会社
オーム社より発行された「ＬＳＩハンドブック」がある
。
文献の例としては、昭和５９年１１月３０日に株式会社
オーム社より発行された「ＬＳＩハンドブック」がある
。
【０００８】
【発明が解決しようとする課題】従来のＬＳＩ及びそれ
を実装して成るようなＬＳＩ応用装置について本発明者
が検討したところ、以下に述べるような問題点のあるこ
とが見いだされた。
を実装して成るようなＬＳＩ応用装置について本発明者
が検討したところ、以下に述べるような問題点のあるこ
とが見いだされた。
【０００９】例えばプリント基板においてＬＳＩの所望
のリード同士の結合は、上述したように当該基板に形成
された導電ラインによって可能とされるが、その場合の
導電ラインが、それとは結合してはならない他の導電ラ
インと同一面で交差する（つまり接触する）ことになる
場合には、当該リード同士を結合するための導電ライン
を形成することはできない。このような場合には、導電
線（ジャンパー線）などによって上記他の導電ラインを
跨ぐように配線するか、複数層に渡って導電ラインが形
成された多層配線基板を用いる。また、多層配線基板の
使用が前提とされる場合には上記リード線同士の結合の
ために配線層を増やさなければならない場合もある。
のリード同士の結合は、上述したように当該基板に形成
された導電ラインによって可能とされるが、その場合の
導電ラインが、それとは結合してはならない他の導電ラ
インと同一面で交差する（つまり接触する）ことになる
場合には、当該リード同士を結合するための導電ライン
を形成することはできない。このような場合には、導電
線（ジャンパー線）などによって上記他の導電ラインを
跨ぐように配線するか、複数層に渡って導電ラインが形
成された多層配線基板を用いる。また、多層配線基板の
使用が前提とされる場合には上記リード線同士の結合の
ために配線層を増やさなければならない場合もある。
【００１０】しかし、上記ジャンパー線の使用は工数増
大によりＬＳＩ応用装置のコスト上昇を招き、また高価
な多層配線基板の使用も同様にコスト上昇を招く。例え
ば２層配線基板に対して３層もしくは４層配線基板の使
用は、およそ１．６倍のコスト上昇とされる。また、こ
のような問題は、ＬＳＩのリード数の増大やリード配列
ピッチの微細化により、プリント基板での導電ラインの
形成ピッチが微細化され、且つ、複雑化されることによ
っても同様に起こり得る。例えば、リード配列ピッチに
呼応して、当該リードに結合される導電ラインの形成ピ
ッチが０．４ｍｍから０．２ｍｍに微細化される場合に
は、１．２倍のコスト上昇とされる。
大によりＬＳＩ応用装置のコスト上昇を招き、また高価
な多層配線基板の使用も同様にコスト上昇を招く。例え
ば２層配線基板に対して３層もしくは４層配線基板の使
用は、およそ１．６倍のコスト上昇とされる。また、こ
のような問題は、ＬＳＩのリード数の増大やリード配列
ピッチの微細化により、プリント基板での導電ラインの
形成ピッチが微細化され、且つ、複雑化されることによ
っても同様に起こり得る。例えば、リード配列ピッチに
呼応して、当該リードに結合される導電ラインの形成ピ
ッチが０．４ｍｍから０．２ｍｍに微細化される場合に
は、１．２倍のコスト上昇とされる。
【００１１】このようにＬＳＩ応用装置のコスト上昇を
招くのは、ＬＳＩから同一方向に引き出された複数のリ
ードの外部露出長が互いに等しく、特にパッケージから
リード屈曲部までのリード露出長が等しいために、それ
が搭載されるプリント基板において当該リードの挿通孔
が一直線上に並び、それによって、当該リードに結合さ
れる導電ラインの形成もしくは引き回し方向が必然的に
制限されることに起因していることが、本発明者によっ
て明かとされた。
招くのは、ＬＳＩから同一方向に引き出された複数のリ
ードの外部露出長が互いに等しく、特にパッケージから
リード屈曲部までのリード露出長が等しいために、それ
が搭載されるプリント基板において当該リードの挿通孔
が一直線上に並び、それによって、当該リードに結合さ
れる導電ラインの形成もしくは引き回し方向が必然的に
制限されることに起因していることが、本発明者によっ
て明かとされた。
【００１２】本発明の目的は、プリント基板のパターン
設計の容易化を図った半導体集積回路を提供することに
ある。
設計の容易化を図った半導体集積回路を提供することに
ある。
【００１３】また、本発明の別の目的は、応用装置にお
いてコストダウンを可能とする半導体集積回路を提供す
ることにある。
いてコストダウンを可能とする半導体集積回路を提供す
ることにある。
【００１４】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１６】すなわち、同一方向に引き出された複数の
リードのうち少なくとも隣合うリード同士の屈曲部まで
の外部露出長を異ならせて半導体集積回路を形成するも
のである。
リードのうち少なくとも隣合うリード同士の屈曲部まで
の外部露出長を異ならせて半導体集積回路を形成するも
のである。
【００１７】さらに具体的な態様では、同一方向に引き
出された複数のリードのうち中央部に位置するリードの
屈曲部までの外部露出長が最も長く、端部に近づくにつ
れて順に短くなるように形成することができる。
出された複数のリードのうち中央部に位置するリードの
屈曲部までの外部露出長が最も長く、端部に近づくにつ
れて順に短くなるように形成することができる。
【００１８】また、同一方向に引き出された複数のリー
ドの屈曲部までの外部露出長が、半導体集積回路の一方
の端部から他方の端部に向かって順に短くなるように形
成することもできる。
ドの屈曲部までの外部露出長が、半導体集積回路の一方
の端部から他方の端部に向かって順に短くなるように形
成することもできる。
【００１９】さらに、同一方向に引き出された複数のリ
ードの屈曲部までの外部露出長が互い違いに異なるよう
に形成することもできる。
ードの屈曲部までの外部露出長が互い違いに異なるよう
に形成することもできる。
【００２０】
【作用】上記した手段によれば、同一方向に引き出され
た複数のリードのうち少なくとも隣合うリード同士の屈
曲部までの外部露出長が異なることは、そのような半導
体集積回路が搭載されるプリント基板において当該リー
ドの挿通孔が一直線上に並ぶことはなく、言い換えれば
、プリント基板の導電ラインと半導体集積回路のリード
との接合箇所が当該基板において互いにずれることとな
り、そのことが、導電ラインの形成もしくは引き回し方
向の制限を緩和し、プリント基板のパターン設計の容易
化、及び応用装置のコストダウンを可能とする。
た複数のリードのうち少なくとも隣合うリード同士の屈
曲部までの外部露出長が異なることは、そのような半導
体集積回路が搭載されるプリント基板において当該リー
ドの挿通孔が一直線上に並ぶことはなく、言い換えれば
、プリント基板の導電ラインと半導体集積回路のリード
との接合箇所が当該基板において互いにずれることとな
り、そのことが、導電ラインの形成もしくは引き回し方
向の制限を緩和し、プリント基板のパターン設計の容易
化、及び応用装置のコストダウンを可能とする。
【００２１】
【実施例】図１には本発明の一実施例であるＬＳＩが示
される。
される。
【００２２】同図に示されるＬＳＩ１は、特に制限され
ないが、公知の半導体集積回路製造技術により、単結晶
シリコンなどの一つの半導体基板に形成されたチップを
樹脂モールドパッケージ（以下「パッケージ」という）
２によって封止して成る。パッケージ２は、ＬＳＩパッ
ケージとして広く知られているＤＩＰに準じたものとさ
れ、相反する方向にそれぞれ第１リード群１０、第２リ
ード群２０が引き出されている。第１リード群１０、第
２リード群２０は、それぞれパッケージ２の長手方向に
沿い且つ所定の間隔を有して配列された複数のリード１
０Ａ乃至１０Ｅ、２０Ａ乃至２０Ｅを含む。
ないが、公知の半導体集積回路製造技術により、単結晶
シリコンなどの一つの半導体基板に形成されたチップを
樹脂モールドパッケージ（以下「パッケージ」という）
２によって封止して成る。パッケージ２は、ＬＳＩパッ
ケージとして広く知られているＤＩＰに準じたものとさ
れ、相反する方向にそれぞれ第１リード群１０、第２リ
ード群２０が引き出されている。第１リード群１０、第
２リード群２０は、それぞれパッケージ２の長手方向に
沿い且つ所定の間隔を有して配列された複数のリード１
０Ａ乃至１０Ｅ、２０Ａ乃至２０Ｅを含む。
【００２３】上記複数のリード１０Ａ乃至１０Ｅ、及び
２０Ａ乃至２０Ｅは、パッケージ２によって支持され、
且つ、リード引き出し方向に対して直交する方向に屈曲
され、それによってＬＳＩ実装の容易化が図られている
。
２０Ａ乃至２０Ｅは、パッケージ２によって支持され、
且つ、リード引き出し方向に対して直交する方向に屈曲
され、それによってＬＳＩ実装の容易化が図られている
。
【００２４】同一方向に引き出された複数のリード１０
Ａ乃至１０Ｅもしくは２０Ａ乃至２０Ｅのうち、中央部
に位置するリード１０Ｃもしくは２０Ｃの屈曲部までの
外部露出長が最も長く、Ｌ１，Ｌ２，Ｌ３で示されるよ
うにリード屈曲部までの外部露出長は端部に近づくにつ
れて順に短くなっている。すなわち、Ｌ１＜Ｌ２＜Ｌ３
とされる。
Ａ乃至１０Ｅもしくは２０Ａ乃至２０Ｅのうち、中央部
に位置するリード１０Ｃもしくは２０Ｃの屈曲部までの
外部露出長が最も長く、Ｌ１，Ｌ２，Ｌ３で示されるよ
うにリード屈曲部までの外部露出長は端部に近づくにつ
れて順に短くなっている。すなわち、Ｌ１＜Ｌ２＜Ｌ３
とされる。
【００２５】図２には図１のＡ−Ａ線断面が示される。
【００２６】３０で示されるのは半導体チップであり、
この半導体チップ３０は金属フレーム５０上に搭載され
る。半導体チップ３０と第１，第２リード群１０，２０
とはボンディングワイヤ４０によって結合されている。 そして、上記半導体チップ３０、金属フレーム５０、ボ
ンディングワイヤ４０、及び第１，第２リード群１０，
２０の一部を覆うように樹脂モールドされている。
この半導体チップ３０は金属フレーム５０上に搭載され
る。半導体チップ３０と第１，第２リード群１０，２０
とはボンディングワイヤ４０によって結合されている。 そして、上記半導体チップ３０、金属フレーム５０、ボ
ンディングワイヤ４０、及び第１，第２リード群１０，
２０の一部を覆うように樹脂モールドされている。
【００２７】図３には本ＬＳＩ１をプリント基板に搭載
した場合が示される。
した場合が示される。
【００２８】プリント基板には、上記第１，第２リード
群１０，２０を形成する複数のリードに対応する複数の
リード挿通孔６２が設けられている。上記のようにＬＳ
Ｉ１は、同一方向に引き出された複数のリード１０Ａ乃
至１０Ｅもしくは２０Ａ乃至２０Ｅのうち、中央部に位
置するリード１０Ｃもしくは２０Ｃの屈曲部までの外部
露出長が最も長く、Ｌ１，Ｌ２，Ｌ３で示されるように
リード屈曲部までの外部露出長は端部に近づくにつれて
順に短くなっているため、これに対応して設けられた複
数のリード挿通孔６２は、プリント基板において一直線
上に並ぶことはない。従って、ＬＳＩ１のリード引き出
し方向と直交する方向に導電ライン６１を容易に形成す
ることができる。この結果、同一方向に引き出された複
数のリードのうち所望のリード同士を結合するための導
電ラインは、他の導電ラインと交差することなく形成可
能とされる。例えば、リード１０Ａとリード１０Ｅとを
結合するための導電ラインは、リードの外部露出長が異
なっているため他のリード１０Ｂ乃至１０Ｄさらにはそ
れに結合される導電ラインと接触することなく形成する
ことができる。同様のことは他のリード同士の結合につ
いてもいえる。
群１０，２０を形成する複数のリードに対応する複数の
リード挿通孔６２が設けられている。上記のようにＬＳ
Ｉ１は、同一方向に引き出された複数のリード１０Ａ乃
至１０Ｅもしくは２０Ａ乃至２０Ｅのうち、中央部に位
置するリード１０Ｃもしくは２０Ｃの屈曲部までの外部
露出長が最も長く、Ｌ１，Ｌ２，Ｌ３で示されるように
リード屈曲部までの外部露出長は端部に近づくにつれて
順に短くなっているため、これに対応して設けられた複
数のリード挿通孔６２は、プリント基板において一直線
上に並ぶことはない。従って、ＬＳＩ１のリード引き出
し方向と直交する方向に導電ライン６１を容易に形成す
ることができる。この結果、同一方向に引き出された複
数のリードのうち所望のリード同士を結合するための導
電ラインは、他の導電ラインと交差することなく形成可
能とされる。例えば、リード１０Ａとリード１０Ｅとを
結合するための導電ラインは、リードの外部露出長が異
なっているため他のリード１０Ｂ乃至１０Ｄさらにはそ
れに結合される導電ラインと接触することなく形成する
ことができる。同様のことは他のリード同士の結合につ
いてもいえる。
【００２９】本実施例によれば以下の作用効果を得るこ
とができる。
とができる。
【００３０】（１）同一方向に引き出された複数のリー
ド１０Ａ乃至１０Ｅもしくは２０Ａ乃至２０Ｅのうち、
中央部に位置するリード１０Ｃもしくは２０Ｃの屈曲部
までの外部露出長が最も長く、リード屈曲部までの外部
露出長は端部に近づくにつれて順に短くされているので
、そのようなＬＳＩが搭載されるプリント基板において
当該リードの挿通孔が一直線上に並ぶことはない。この
ため、同一方向に引き出された複数のリードのうち所望
のリード同士を結合するための導電ラインは、他の導電
ラインと接触することなく形成可能とされ、導電ライン
の形成もしくは引き回し方向の制限が緩和される。それ
によってジャンパー線の使用が不要とされ、また多層配
線基板における配線層を可能な限り少なくできる。
ド１０Ａ乃至１０Ｅもしくは２０Ａ乃至２０Ｅのうち、
中央部に位置するリード１０Ｃもしくは２０Ｃの屈曲部
までの外部露出長が最も長く、リード屈曲部までの外部
露出長は端部に近づくにつれて順に短くされているので
、そのようなＬＳＩが搭載されるプリント基板において
当該リードの挿通孔が一直線上に並ぶことはない。この
ため、同一方向に引き出された複数のリードのうち所望
のリード同士を結合するための導電ラインは、他の導電
ラインと接触することなく形成可能とされ、導電ライン
の形成もしくは引き回し方向の制限が緩和される。それ
によってジャンパー線の使用が不要とされ、また多層配
線基板における配線層を可能な限り少なくできる。
【００３１】（２）上記のようにリードの挿通孔が一直
線上に並ばないので、ＬＳＩのリード数の増大やリード
配列ピッチが微細化された場合でも、従来のようにプリ
ント基板での導電ライン形成ピッチが微細化もしくは複
雑化されずに済む。
線上に並ばないので、ＬＳＩのリード数の増大やリード
配列ピッチが微細化された場合でも、従来のようにプリ
ント基板での導電ライン形成ピッチが微細化もしくは複
雑化されずに済む。
【００３２】（３）以上のことは、プリント基板のパタ
ーン設計の容易化、及び応用装置のコストダウンを可能
とする。特に、本実施例ＬＳＩは導電ライン間の最低ピ
ッチが比較的大きい安価なプリント基板にも対応し得る
ので、そのような基板を採用することは、応用装置のコ
ストを低下し得る上でより効果的とされる。
ーン設計の容易化、及び応用装置のコストダウンを可能
とする。特に、本実施例ＬＳＩは導電ライン間の最低ピ
ッチが比較的大きい安価なプリント基板にも対応し得る
ので、そのような基板を採用することは、応用装置のコ
ストを低下し得る上でより効果的とされる。
【００３３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３４】例えば、図４又は図５に示されるように、
同一方向に引き出された複数のリード７０又は８０の屈
曲部までの外部露出長が、ＬＳＩの一方の端部から他方
の端部に向かって順に短くなるように形成しても、プリ
ント基板においてリード挿通孔が一直線上に並ばないの
で上記実施例と同様の効果を得ることができる。
同一方向に引き出された複数のリード７０又は８０の屈
曲部までの外部露出長が、ＬＳＩの一方の端部から他方
の端部に向かって順に短くなるように形成しても、プリ
ント基板においてリード挿通孔が一直線上に並ばないの
で上記実施例と同様の効果を得ることができる。
【００３５】また、図６に示されるように、同一方向に
引き出された複数のリード９０の屈曲部までの外部露出
長が互い違いに異なるように形成しても、プリント基板
においてリード挿通孔が一直線上に並ばないので上記実
施例と同様の効果を得ることができる。
引き出された複数のリード９０の屈曲部までの外部露出
長が互い違いに異なるように形成しても、プリント基板
においてリード挿通孔が一直線上に並ばないので上記実
施例と同様の効果を得ることができる。
【００３６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である、ひと
つの半導体チップが樹脂モールドパッケージに封止され
て成るＬＳＩについて説明したが、本発明はそれに限定
されるものではなく、マルチチップにより形成されたも
の、さらにはセラミックパッケージされたものなどにも
適用することができる。
なされた発明をその背景となった利用分野である、ひと
つの半導体チップが樹脂モールドパッケージに封止され
て成るＬＳＩについて説明したが、本発明はそれに限定
されるものではなく、マルチチップにより形成されたも
の、さらにはセラミックパッケージされたものなどにも
適用することができる。
【００３７】本発明は、少なくとも複数のリードを備え
る条件のものに適用することができる。
る条件のものに適用することができる。
【００３８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３９】すなわち、同一方向に引き出された複数の
リードのうち少なくとも隣合うリード同士の屈曲部まで
の外部露出長が異ならせたことにより、そのような半導
体集積回路が搭載されるプリント基板において当該リー
ドの挿通孔が一直線上に並ぶことはなく、言い換えれば
、プリント基板の導電ラインと半導体集積回路のリード
との接合箇所が当該基板において互いにずれることとな
り、それによって、導電ラインの形成もしくは引き回し
方向の制限が緩和され、プリント基板のパターン設計の
容易化、及び応用装置のコストダウンが可能とされる。
リードのうち少なくとも隣合うリード同士の屈曲部まで
の外部露出長が異ならせたことにより、そのような半導
体集積回路が搭載されるプリント基板において当該リー
ドの挿通孔が一直線上に並ぶことはなく、言い換えれば
、プリント基板の導電ラインと半導体集積回路のリード
との接合箇所が当該基板において互いにずれることとな
り、それによって、導電ラインの形成もしくは引き回し
方向の制限が緩和され、プリント基板のパターン設計の
容易化、及び応用装置のコストダウンが可能とされる。
【図１】図１は本発明の一実施例にかかるＬＳＩの斜視
図である。
図である。
【図２】図２は図１におけるＡ−Ａ線断面図である。
【図３】図３は本実施例ＬＳＩを基板に搭載した場合の
説明図である。
説明図である。
【図４】図４は本発明の他の実施例説明図である。
【図５】図５は本発明の他の実施例説明図である。
【図６】図６は本発明の他の実施例説明図である。
１ ＬＳＩ２ パッケージ
１０ 第１リード群
２０ 第２リード群
３０ 半導体チップ
４０ ボンディングワイヤ
６１ 導電ライン
６２ 挿通孔
Claims (4)
- 【請求項１】 外部接続用の複数のリードを備えた半
導体集積回路において、同一方向に引き出された複数の
リードのうち少なくとも隣合うリード同士の屈曲部まで
の外部露出長を異ならせたことを特徴とする半導体集積
回路。 - 【請求項２】 同一方向に引き出された複数のリード
のうち中央部に位置するリードの屈曲部までの外部露出
長が最も長く、端部に近づくにつれて順に短くされた請
求項１記載の半導体集積回路。 - 【請求項３】 同一方向に引き出された複数のリード
の屈曲部までの外部露出長は、一方の端部から他方の端
部に向かって順に短くされる請求項１記載の半導体集積
回路。 - 【請求項４】 同一方向に引き出された複数のリード
の屈曲部までの外部露出長を互い違いに異ならせた請求
項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001921A JPH04239165A (ja) | 1991-01-11 | 1991-01-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001921A JPH04239165A (ja) | 1991-01-11 | 1991-01-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239165A true JPH04239165A (ja) | 1992-08-27 |
Family
ID=11515061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001921A Pending JPH04239165A (ja) | 1991-01-11 | 1991-01-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014171340A1 (ja) * | 2013-04-15 | 2014-10-23 | 矢崎総業株式会社 | 電子部品及び電子部品の組付構造 |
-
1991
- 1991-01-11 JP JP3001921A patent/JPH04239165A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014171340A1 (ja) * | 2013-04-15 | 2014-10-23 | 矢崎総業株式会社 | 電子部品及び電子部品の組付構造 |
| US9805892B2 (en) | 2013-04-15 | 2017-10-31 | Yazaki Corporation | Electronic component and electronic component assembly structure |
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