CN106098666A - 晶片封装体及其制造方法 - Google Patents

晶片封装体及其制造方法 Download PDF

Info

Publication number
CN106098666A
CN106098666A CN201610213046.0A CN201610213046A CN106098666A CN 106098666 A CN106098666 A CN 106098666A CN 201610213046 A CN201610213046 A CN 201610213046A CN 106098666 A CN106098666 A CN 106098666A
Authority
CN
China
Prior art keywords
wafer
conductive
pad structure
conductive pad
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610213046.0A
Other languages
English (en)
Other versions
CN106098666B (zh
Inventor
何彦仕
张恕铭
沈信隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
XinTec Inc
Original Assignee
XinTec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by XinTec Inc filed Critical XinTec Inc
Publication of CN106098666A publication Critical patent/CN106098666A/zh
Application granted granted Critical
Publication of CN106098666B publication Critical patent/CN106098666B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0391—Forming a passivation layer after forming the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H01L2224/06182—On opposite sides of the body with specially adapted redistribution layers [RDL]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08265—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H01L2224/08267—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component the bonding area connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08265—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H01L2224/08268—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component the bonding area connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16112—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H01L2224/16267—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H01L2224/16268—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19011—Structure including integrated passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种晶片封装体及其制造方法，该晶片封装体包含一第一晶片与一第二晶片。第一晶片包含：一第一基板，具有相对的一第一表面与一第二表面；一第一无源元件，位于第一表面上；一第一保护层，覆盖第一无源元件，第一保护层还具有相对于该第一表面的一第三表面；以及一第一导电垫结构与一第二导电垫结构，位于第一保护层中，并电性连接至第一无源元件。第二晶片位于第三表面上，且具有一有源元件与一第二无源元件电性连接至有源元件，其中有源元件电性连接至第一导电垫结构。本发明不仅可节省大量的制程时间，且能降低已知电感元件的成本。

Description

晶片封装体及其制造方法
技术领域
本发明有关一种晶片封装体及一种晶片封装体的制造方法。
背景技术
在各项电子产品要求多功能且外型尚须轻薄短小的需求之下，各项电子产品所对应的晶片，不仅其尺寸微缩化，当中的布线密度亦随之提升，因此后续在制造晶片封装体的挑战亦渐趋严峻。其中，晶圆级晶片封装是晶片封装方式的一种，是指晶圆上所有晶片生产完成后，直接对整片晶圆上所有晶片进行封装制程及测试，完成之后才切割制成单颗晶片封装体的晶片封装方式。
晶片封装体中通常具有整合的有源元件与无源元件，以使晶片封装体正常运作。然而，整合有源元件与无源元件涉及多道图案化制程与材料沉积制程，不仅耗费生产成本，还需较长的制程时间，且特征尺寸的缩减还大幅限制制程能力。因此，业界急需更为简化与快速的晶片封装技术。
发明内容
本发明的一态样是提供一种晶片封装体，包含一第一晶片与一第二晶片。第一晶片包含：一第一基板，具有相对的一第一表面与一第二表面；一第一无源元件，位于第一表面上；一第一保护层，覆盖第一无源元件；第一保护层，还具有相对于该第一表面的一第三表面；以及一第一导电垫结构与一第二导电垫结构，位于第一保护层中，并电性连接至第一无源元件。第二晶片位于第三表面上，且具有一有源元件与一第二无源元件电性连接至有源元件，其中有源元件电性连接至第一导电垫结构。
根据本发明一或多个实施方式，第一无源元件与第二无源元件的形状包含U形、平面螺旋状与立体螺旋状。
根据本发明一或多个实施方式，第二晶片包含：一第二基板，其中有源元件位于第二基板下；一第二保护层，位于第二基板下，并覆盖有源元件；一第三导电垫结构，位于第二保护层中，并电性连接至有源元件，其中第二保护层具有一第二穿孔以暴露第三导电垫结构；一第二绝缘层，位于第二保护层下，并延伸至第二穿孔中覆盖第二穿孔的孔壁；一第二导电层；以及一第二阻隔层。其中，第二导电层包含：一第二导电部分，位于第二绝缘层下，且部分的第二导电部分位于第二穿孔中，并接触第三导电垫结构，以及第二无源元件，位于第二绝缘层下，且第二无源元件与第二导电部分相连接。第二阻隔层覆盖第二导电层，第二阻隔层具有一第三开口暴露第二导电部分。
根据本发明一或多个实施方式，第一晶片还包含：一第一开口，位于第一保护层的第三表面，以暴露第一导电垫结构；以及一第二开口，位于第一保护层的第三表面，以暴露第二导电垫结构。
根据本发明一或多个实施方式，还包含：一第一外部导电连结，位于第一导电垫结构与第三导电垫结构之间，其中部分第一外部导电连结位于第一开口中，而部分第一外部导电连结位于第三开口中；以及一第二外部导电连结，位于第二开口中，并接触第二导电垫结构，其中第二外部导电连结的尺寸大于第一外部导电连结。
根据本发明一或多个实施方式，第一晶片还包含：一第一开口，位于第一保护层的第三表面，并暴露第一导电垫结构，以及一第一穿孔，自第二表面朝第三表面延伸，并暴露第二导电垫结构。
根据本发明一或多个实施方式，第一晶片还包含：一第一绝缘层，位于第二表面下，并延伸至第一穿孔中覆盖第一穿孔的孔壁；一第一导电层，包含：一第一导电部分，位于第一绝缘层下，且部分的第一导电部分位于第一穿孔接触第二导电垫结构，以及一第三无源元件，位于第一绝缘层下，且第三无源元件与第一导电部分相连接；以及一第一阻隔层，覆盖第一导电层，第一阻隔层具有一第二开口暴露第一导电部分。
根据本发明一或多个实施方式，第三无源元件的形状包含U形、平面螺旋状与立体螺旋状。
根据本发明一或多个实施方式，还包含：一第一外部导电连结，位于第一导电垫结构与第三导电垫结构之间，其中部分第一外部导电连结位于第一开口中，而部分第一外部导电连结位于第三开口中；以及一第二外部导电连结，位于第二开口中，并接触第一导电部分。
根据本发明一或多个实施方式，还包含：一第三晶片，设置于第三表面上，第三晶片具有一有源元件与一第四无源元件电性连接至该有源元件，有源元件电性连接至第一导电垫结构，且第三晶片及第二晶片具有相同或不同功能。
本发明的另一态样是提供一种晶片封装体的制备方法，包含下列步骤。先提供一第一晶圆，第一晶圆包含：一第一基板，具有相对的一第一表面与一第二表面；一第一无源元件，位于第一表面上；一第一保护层，覆盖第一无源元件，第一保护层，具有相对于第一表面的一第三表面；以及一第一导电垫结构与一第二导电垫结构，位于第一保护层中，并电性连接至该第一无源元件。接着形成一第一开口于第一保护层中，以暴露第一导电垫结构。还形成一第二晶片，第二晶片具有一有源元件与一第二无源元件电性连接至有源元件。最后接合第二晶片至第一晶圆的第三表面，令使有源元件电性连接至第一导电垫结构。
根据本发明一或多个实施方式，形成第二晶片包含下列步骤。先提供一第二晶圆，第二晶圆包含：一第二基板，而有源元件位于第二基板下；一第二保护层，位于第二基板下，并覆盖有源元件；以及一第三导电垫结构，位于第二保护层中，并电性连接至有源元件。接着形成一第二穿孔于第二保护层中，以暴露第三导电垫结构，还形成一第二绝缘层于第二保护层下，其延伸至第二穿孔中覆盖第二穿孔的孔壁。继续形成一第二导电层于第二绝缘层与第三导电垫结构下，第二导电层包含一第二导电部分以及第二无源元件，且第二无源元件与第二导电部分相连接。继续形成一第二阻隔层覆盖第二导电层，并形成一第三开口于第二阻隔层中以暴露该第二导电部分。最后沿着一第二切割道切割第二基板、第二保护层与第二阻隔层，以形成第二晶片。
根据本发明一或多个实施方式，还包含：形成一第二开口于第一保护层中，以暴露第二导电垫结构，其中第一开口与第二开口于相同制程步骤中形成。接着形成一第二外部导电连结于第二开口中，以接触第二导电垫结构。
根据本发明一或多个实施方式，还包含：形成一第一外部导电连结于第三开口中，以接触第二导电部分，并接合第一外部导电连结与第一导电垫结构，以令使部分第一外部导电连结位于第一开口中。最后沿着一第一切割道切割第一晶圆，以形成一晶片封装体。
根据本发明一或多个实施方式，还包含：形成一第一外部导电连结于第一开口中，并接触第一导电垫结构，并接合第一外部导电连结与第二导电部分，以令使部分第一外部导电连结位于第三开口中。最后沿着一第一切割道切割第一晶圆，以形成一晶片封装体。
根据本发明一或多个实施方式，还包含：形成一第一穿孔自第二表面朝第三表面延伸，以暴露第二导电垫结构，并形成一第一绝缘层于第二表面下，其延伸至第一穿孔中覆盖第一穿孔的孔壁。再形成一第一导电层于第一绝缘层与第二导电垫结构下，第一导电层包含一第一导电部分以及一第三无源元件，且第三无源元件与第一导电部分相连接。
根据本发明一或多个实施方式，还包含：形成一第一阻隔层覆盖第一导电层，并形成一第二开口于第一阻隔层中，以暴露第一导电部分。再形成一第二外部导电连结于第二开口中，以接触第一导电部分。
根据本发明一或多个实施方式，还包含：形成一第一外部导电连结于该第三开口中，并接触该第二导电部分，再接合第一外部导电连结与第一导电垫结构，以令使部分第一外部导电连结位于第一开口中。最后沿着一第一切割道切割第一晶圆，以形成一晶片封装体。
根据本发明一或多个实施方式，还包含：形成一第一外部导电连结于该第一开口中，并接触第一导电垫结构，再接合第一外部导电连结与第二导电部分，以令使部分第一外部导电连结位于第三开口中。最后沿着一第一切割道切割第一晶圆，以形成一晶片封装体。
根据本发明一或多个实施方式，还包含：形成一第三晶片，第三晶片具有一有源元件与一第四无源元件电性连接至有源元件。接合第三晶片至第一晶圆的第三表面，使有源元件电性连接至第一导电垫结构，第三晶片及第二晶片具有相同或不同功能。
本发明不仅可节省大量的制程时间，且能降低已知电感元件的成本。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的详细说明如下。
图1绘示依据本发明部分实施例的一种晶片封装体的剖面图；
图2绘示依据本发明的部分实施例中，图1中第二晶片的放大图；
图3绘示依据本发明其他部分实施例的一种晶片封装体的剖面图；
图4绘示图3的晶片封装体的第一导电层的线路布局示意图；
图5为本发明部分实施例中第二晶片的制备方法流程图；
图6A-6F绘示图2的第二晶片，在制程各个阶段的剖面图；
图7为本发明部分实施方式中，晶片封装体的制备方法流程图；
图8A-8D绘示图1的晶片封装体，在制程各个阶段的剖面图；
图9为本发明其他部分实施例方式中，晶片封装体的制备方法流程图；
图10A-10H绘示图3的晶片封装体，在制程各个阶段的剖面图。
其中，附图中符号的简单说明如下：
1000：晶片封装体 1210：第二基板
1100：第一晶片 1220：有源元件
1200：第二晶片 1230：第二保护层
1300：第一外部导电连结 1234：第二穿孔
1400：第二外部导电连结 1240：第三导电垫结构
1000：晶片封装体 1250：第二绝缘层
1110：第一基板 1260：第二导电层
1112：第一表面 3120：第一无源元件
1114：第二表面 3130：第一保护层
1120：第一无源元件 3132：第三表面
1130：第一保护层 3134：第一开口
1132：第三表面 3140：第一导电垫结构
1134：第一开口 3160：第二导电垫结构
1136：第二开口 3170：第一绝缘层
1140：第一导电垫结构 3180：第一导电层
1142a,b：第一导电垫 3182：第一导电部分
1144：导线 3184：第三无源元件
1160：第二导电垫结构 3400：第二导电垫结构
1262：第二导电部分 510-570：步骤
1264：第二无源元件 710-760：步骤
1270：第二阻隔层 910-990：步骤
1272：第三开口 6200：第二晶圆
3110：第一基板 6300：第二切割道
3112：第一表面 8100：第一晶圆
3114：第二表面 8200：第一切割道
3115：第一穿孔 11000：第一晶圆
12000：第一切割道。
具体实施方式
以下将以图式及详细说明清楚说明本发明的精神，任何所属领域普通技术人员在了解本发明的较佳实施例后，当可由本发明所教示的技术，加以改变及修饰，其并不脱离本发明的精神与范围。并为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，熟悉本领域的技术人员应当了解到，在本发明部分实施方式中，这些实务上的细节并非必要的，因此不应用以限制本发明。此外，为简化图式起见，一些已知惯用的结构与元件在图式中将以简单示意的方式绘示。
此外，相对词汇，如“下”或“底部”与“上”或“顶部”，用来描述文中在附图中所示的一元件与另一元件的关系。相对词汇是用来描述装置在附图中所描述之外的不同方位是可以被理解的。例如，如果一附图中的装置被翻转，元件将会被描述原为位于其它元件的“下”侧将被定向为位于其他元件的“上”侧。例示性的词汇“下”，根据附图的特定方位可以包含“下”和“上”两种方位。同样地，如果一附图中的装置被翻转，元件将会被描述原为位于其它元件的“下方”或“之下”将被定向为位于其他元件上的“上方”。例示性的词汇“下方”或“之下”，可以包含“上方”和“上方”两种方位。
请先参阅图1，图1绘示依据本发明部分实施例的一种晶片封装体的剖面图。如图1所示，一晶片封装体1000包含一第一晶片1100、一第二晶片1200、多个第一外部导电连结1300位于第一晶片1100与第二晶片1200之间、以及多个第二外部导电连结1400环绕此些第一外部导电连结1300。第一外部导电连结1300令使第一晶片1100电性连接至第二晶片1200，而第二外部导电连结1400设置以传输晶片封装体1000的信号，举例来说，在后续制程中晶片封装体1000会封装至一印刷电路板上，第二外部导电连结1400即可将信号传输至印刷电路板中。此外，第二外部导电连结1400的尺寸大于第一外部导电连结1300。在本发明的部分实施方式中，晶片封装体1000可以为射频感测器(RFsensor)，但并不以此为限。在本发明的其他部分实施例中，第一外部导电连结1300与第二外部导电连结1400为焊球、凸块等业界熟知的结构，且形状可以为圆形、椭圆形、方形、长方形，并不用以限制本发明。
第一晶片1100包含一第一基板1110、一第一无源元件1120、一第一保护层1130、一第一导电垫结构1140与一第二导电垫结构1160。在此需特别说明，第一导电垫结构1140包含多个第一导电垫1142a与1142b，以及多条导线1144电性连接此些第一导电垫1142a与1142b，而第二导电垫结构1160的结构与第一导电垫结构1140类似，在此不再详述。
第一基板1110具有相对的一第一表面1112与一第二表面1114，第一无源元件1120位于第一表面1112上。在本发明的部分实施例中，第一基板1110的材质包含硅、氮化铝、或其组合，但并不以此为限。在本发明的其他部分实施例中，第一无源元件1120可为电容元件、电感元件或电阻元件。在本发明的其他部分实施例中，第一无源元件1120、第一导电垫结构1140与第二导电垫结构1160的材质为铝、铜、镍、或任何合适的导电材料。在本发明的部分实施例中，第一无源元件1120的形状包含U形、平面螺旋状与立体螺旋状。
第一保护层1130同样位于第一表面1112上，并覆盖第一无源元件1120，且第一保护层1130具有相对于第一表面1112的一第三表面1132。第一导电垫结构1140与第二导电垫结构116则位于第一保护层1130中，并通过第一保护层1130中的导体电性连接至第一无源元件1120，其中第二导电垫结构1160环绕第一导电垫结构1140。更详细的说，第一保护层1130可包含内层介电层(ILD)、内金属介电层(IMD)、钝化层(passivation layer)与内连线路，第一导电垫结构1140与第二导电垫结构1160可通过内连线路电性连接至第一无源元件1120。此外，第一保护层1130还具有位于第三表面1132的一第一开口1134以及一第二开口1136，其中此第一开口1134暴露第一导电垫结构1140，而此第二开口1136暴露第二导电垫结构1160。值得注意的是，第一晶片1100中并不具有任何有源元件。
请接着参阅图2，图2绘示依据本发明的部分实施例中，图1中第二晶片1200的放大图。如图2所示，第二晶片1200包含一第二基板1210、一有源元件1220、一第二保护层1230、一第三导电垫结构1240、一第二绝缘层1250、一第二导电层1260以及一第二阻隔层1270。其中，有源元件1220位于第二基板1210下，且第二保护层1240同样位于第二基板1210下，并覆盖有源元件1220。第三导电垫结构1240则位于第二保护层1230中，并通过第二保护层1230中的导体电性连接至有源元件1220。更清楚的说，第三导电垫结构1240通过第二保护层1230中的内连线路层电性连接至有源元件1220。在本发明的部分实施例中，有源元件1220为一互补式金属氧化物半导体(ComplementaryMetal Oxide Semiconductor,CMOS)。
第二保护层1230具有一第二穿孔1234以暴露第三导电垫结构1240，而第二绝缘层1250位于第二保护层1230下，并延伸至第二穿孔1234中覆盖第二穿孔1234的孔壁。在本发明的部分实施例中，第二绝缘层1250的材质包含氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料。第二导电层1260位于第二绝缘层1250下，且部分的第二导电层1260位于第二穿孔1234中以接触第三导电垫结构1240。此处需特别说明，第二导电层1260包含一第二导电部分1262，以及一第二无源元件1264。其中，第二导电部分1262用以电性连接暴露于第二穿孔1234中的第三导电垫结构1240，使有源元件1220能通过第三导电垫结构1240与第二导电部分1262传输信号至外部。而第二无源元件1264可于相同制程中与第二导电部分1262同时形成，且其还与第二导电部分1262相连接，以电性连接至第二导电部分1262，据此使有源元件1220得以控制第二无源元件1264。在本发明的部分实施例中，第二无源元件1264的形状包含U形、平面螺旋状与立体螺旋状。在本发明的部分实施例中，第三导电垫结构1240与第二导电层1260的材质为铝、铜、镍、或任何合适的导电材料。
第二阻隔层1270覆盖第二导电层1260的第二导电部分1262与第二无源元件1264，第二阻隔层1270还具有一第三开口1272以暴露第二导电部分1262。在本发明的部分实施例中，第二阻隔层1270的材质为环氧树脂系材料，例如绿漆(solder mask)。
在理解第二晶片1200的内部结构后，请重新参阅图1。如图1所示，第一外部导电连结1300位于第一晶片1100与第二晶片1200之间，更具体的说，第一外部导电连结1300位于第一导电垫结构1140与第三导电垫结构1240之间，且部分的第一外部导电连结1300位于第一开口1134中，并接触第一导电垫结构1140，而部分的第一外部导电连结1300则位于第三开口1272中，以接触第二导电部分1262。据此，有源元件1220可通过第三导电垫结构1240、第二导电部分1262、第一外部导电连结1300与第一导电垫结构1140电性连结至第一无源元件1120。第二外部导电连结1400则位于第二开口1136中，并接触第二导电垫结构1160。
由于第一晶片1100与第二晶片1200中均具有无源元件，其可增加晶片封装体1000的功效与活用性。在本发明的部分实施例中，第一无源元件1120与第二无源元件1264可作为晶片封装体1000的电感元件(inductor)，且第一无源元件1120与第二无源元件1264可具有不同的电感值。举例来说，第一晶片1100因具有较大的尺寸，使第一无源元件1120较不受限于制程能力，同样可具有较大的尺寸。借此使电感值变大，品质因素(Q值)变高，进而减少电阻耗损，以提高晶片封装体1000的效率。
根据本发明部分实施例，第一晶片1100上还设置一第三晶片〈图未示〉，第三晶片具有一有源元件与一第四无源元件电性连接至该有源元件。第三晶片的有源元件电性连接至第一导电垫结构1140，第三晶片结构与第二晶片1200类似，可参考以上有关第二晶片1200叙述，于此不再赘述。第三晶片可与第二晶片1200有相同或不同功能。
请同时参阅图3与图4，图3绘示依据本发明其他部分实施例的一种晶片封装体的剖面图，而图4绘示图3的晶片封装体的第一导电层的线路布局示意图。一晶片封装体3000包含一第一晶片3100、一第二晶片1200、多个第一外部导电连结1300位于第一晶片3100与第二晶片1200之间、以及多个第二外部导电连结3400。第一外部导电连结1300令使第一晶片3100电性连接至第二晶片1200。第二晶片1200的内部结构可参考图2，在此处不再详述。
第一晶片3100包含一第一基板3110、一第一无源元件3120、一第一保护层3130、一第一导电垫结构3140与一第二导电垫结构3150。第一基板3110具有相对的一第一表面3112与一第二表面3114，第一无源元件3120位于第一表面3112上。第一保护层3130同样位于第一表面3112上，并覆盖第一无源元件3120，且第一保护层3130具有相对于第一表面3112的一第三表面3132。第一导电垫结构3140与第二导电垫结构3160则位于第一保护层3130中，并通过第一保护层3130中的导体电性连接至第一无源元件3120，且第二导电垫结构3160环绕第一导电垫结构3140。更详细的说，第一导电垫结构3140与第二导电垫结构3160可通过内连线路层电性连接至第一无源元件3120。
第一保护层3130的第三表面3132具有一第一开口3134，且第一开口3134暴露第一导电垫结构3140。晶片封装体3000与晶片封装体1000的差别在于，第一保护层3130并不具有暴露出第二导电垫结构3160的第二开口。晶片封装体3000具有一第一穿孔3115自第一基板3110的第二表面3114朝第一保护层3130的第三表面3132延伸，以暴露第二导电垫结构3160。一第一绝缘层3170位于第二表面3114下，并延伸至第一穿孔3115中覆盖第一穿孔3115的孔壁。
一第一导电层3180位于第一绝缘层3170下，且部分的第一导电层3180位于第一穿孔3115中以接触第二导电垫结构3160。此处需特别说明，第一导电层3180包含第一导电部分3182与第三无源元件3184，其中第一导电部分3182位于第一绝缘层3170下，且部分的第一导电部分3182位于第一穿孔3115中，并接触第二导电垫结构3160。第三无源元件3184同样位于第一绝缘层3170下，且第三无源元件3184的一端与连接部分3182相连接。在本实施方式中，第三无源元件3184的形状为U形，但并不此为限。设计者可依实际需求设计第一导电层3180的线路布局，使第三无源元件3184具有其他形状，例如平面螺旋状与立体螺旋状。在本发明的其他部分实施例中，还包含一磁性元件以提高晶片封装体3000的感值(inductance value)，且磁性元件由第三无源元件3184环绕。
在本实施例中，第一晶片3100除了第一无源元件3120外，其第一导电层3180还具有第三无源元件3184。举例来说，第一无源元件3120与第三无源元件3184可作为晶片封装体3000的电感元件(inductor)，而第三无源元件3184可进一步增加感值。由于在图案化第一导电层3180时，第一导电部分3182与第三无源元件3184会同时形成，因此可节省制作第三无源元件3184的时间。或者，第一晶片3100中可直接省略第一无源元件3120，以提升设计上的便利性。在本发明的其他部分实施例中，第一晶片3100不需已知独立的电感元件(例如，第一无源元件3120)便具有电感元件的功能。如此一来，不仅可节省大量的制程时间，且能降低已知电感元件的成本。
第一晶片3100还包含第一阻隔层3190覆盖第一导电部分3182与第三无源元件3184。第一阻隔层3190具有一第二开口3192以暴露第一导电层3180的第一导电部分3182。一第二外部导电连结3400位于第二开口3192中，并接触第一导电部分3182。第二外部导电连结3400设置以传输晶片封装体3000的信号，举例来说，在后续制程中晶片封装体3000会封装至一印刷电路板上，第二外部导电连结3400即可将信号传输至印刷电路板中。
与晶片封装体1000相同，在晶片封装体3000中，部分的第一外部导电连结1300位于第一开口3134中，并接触第一导电垫结构3140，而部分的第一外部导电连结1300则位于第三开口1272中，以接触第二导电部分1262。借此，有源元件1220可通过第三导电垫结构1240、第二导电部分1262、第一外部导电连结1300与第一导电垫结构3140以电性连结至第一无源元件3120。
接着请参阅下述说明以进一步理解晶片封装体的制备方法。请先参阅图5与图6A-6F以理解图2的第二晶片的制备方法。图5为本发明部分实施例中第二晶片的制备方法流程图，而图6A-6F绘示图2的第二晶片，在制程各个阶段的剖面图。
先进行步骤510，并请同时参阅图6A。在步骤510中，提供一第二晶圆6200，其具有第二基板1210、有源元件1220、第二保护层1230与第三导电垫结构1240。有源元件1220位于第二基板1210下，第二保护层1230覆盖有源元件1220，而第三导电垫结构1240位于第二保护层1230中，并电性连接至有源元件1220。在以下叙述中，第二晶圆6200意指图2的第二晶片1200尚未经切割制程的半导体结构。
接着进行步骤520，并请同时参阅图6B。在步骤520中，先形成第二穿孔1234于第二保护层1230中，以暴露第三导电垫结构1240。形成第二穿孔1234的方式例如可以是以微影蚀刻，但不以此为限。
接着进行步骤530，并请同时参阅图6C。在步骤530中，形成第二绝缘层1250于第二保护层1230下，并延伸至第二穿孔1234中覆盖第二穿孔1234的孔壁。在此步骤中，先形成第二绝缘层1250覆盖第二保护层1230与第二穿孔1234，接着使用微影蚀刻方式移除部分的第二绝缘层1234，以使第三导电垫结构1240于第二穿孔1234中暴露出来。
继续进行步骤540，并请同时参阅图6D。在步骤540中，形成一第二导电层1260于第二绝缘层1250与第三导电垫结构1240下，第二导电层1260包含一第二导电部分1262以及第二无源元件1264，且第二无源元件1264与第二导电部分1262相连接。在此步骤中，可利用例如是溅镀、蒸镀、电镀或无电镀的方式来沉积导电材料于第二绝缘层1250下与第二穿孔1234中的第三导电垫结构1240下，接着图案化导电材料以形成第二无源元件1264，以及环绕第二无源元件1264的第二导电部分1262。且第二无源元件1264的一端与第二导电部分1262相连接。第二无源元件1264与第二导电部分1262于相同的制程步骤中形成。
接着进行步骤550，并请同时参阅图6E。在步骤550中，形成一第二阻隔层1270覆盖第二导电层1260，并图案化第二阻隔层1270以形成多个第三开口1272以暴露第二导电层1260的第二导电部分1262。可通过刷涂环氧树脂系的材料于第二导电层1260上，以形成第二阻隔层1270。接着，再图案化第二阻隔层1270以形成第三开口1272，使部分的第二导电部分1262于第二阻隔层1270的第三开口1272中暴露出来。
最后进行步骤560，并请继续参阅图6E。在步骤560中，形成第三开口1272后，沿着切割道6300切割第二基板1210、第二保护层1230与第二阻隔层1270，形成如图2所示的第二晶片1200。
或者可在进行步骤570后，再进行步骤560，并请同时参阅图6F。在其他实施例中，在形成第三开口1272后，接着形成第一外部导电连结1300于第三开口1272中，以接触暴露于第三开口1272中的第二导电部分1262。在形成第一外部导电连结1300后，沿着切割道6300切割第二基板1210、第二保护层1230与第二阻隔层1270，形成具有第一外部导电连结1300的第二晶片1200。
请继续参阅图7与图8A-8D以理解图1的晶片封装体的制备方法。图7为本发明部分实施例中晶片封装体的制备方法流程图，而图8A-8D绘示图1的晶片封装体，在制程各个阶段的剖面图。
先进行步骤710，并请同时参阅图8A。在步骤710中，先提供第一晶圆8100，其具有第一基板1100，第一基板具有相对的第一表面1112与第二表面1114。第一无源元件1120位于第一表面1112上，第一保护层1130覆盖第一无源元件1120，第一保护层1130具有相对于第一表面1112的第三表面1132。第一导电垫结构1140与第二导电垫结构1160位于第一保护层1130中，并电性连接至第一无源元件1120，且第二导电垫结构1160环绕并电性连接至第一导电垫结构1140。在以下叙述中，第一晶圆8100意指图1中第一晶片1100尚未经切割制程的半导体结构。
接着进行步骤720，并请同时参阅图8B。在步骤720中，形成第一开口1134于第一保护层1130中，以暴露第一导电垫结构1140，以及形成第二开口1136于第一保护层1130中，以暴露第二导电垫结构1150。形成第一开口1134与第二开口1136的方式例如可以是以微影蚀刻，但不以此为限。且第一开口1134与第二开口1136于相同制程步骤中形成。
接着进行步骤730，并请同时参阅图8C。形成第一外部导电连结1300于第一开口1134中，以及形成第二外部导电连结1400于第二开口1136中。借此，第一外部导电连结1300能接触暴露于第一开口1134中的第一导电垫结构1140，而第二外部导电连结1400能接触暴露于第二开口1136中的第二导电垫结构1160。在本发明的部分实施例中，第一外部导电连结1300与第二外部导电连结1400于相同制程步骤中形成。
继续进行步骤750，并请继续参阅图8C。在步骤750中，接合第二晶片1200至第一晶圆8100的第三表面1132，令使有源元件1220电性连接至第一导电垫结构1140。在图8C中已先形成第一外部导电连结1300于第一开口1134中，因此可使用图6E中不具有第一外部导电连结1300的第二晶片1200。之后接合第一外部导电连结1300与第二导电部分1262，以令使部分第一外部导电连结1300位于第三开口1272中。
最后进行步骤760，并请继续参阅图8C。在步骤760中，沿着第一切割道8200切割第一晶圆8100，以形成一晶片封装体1000。在接合第一晶圆8100与第二晶片1200后，即可沿着第一切割道8200切割第一晶圆8100，以形成如图1所示的晶片封装体1000。
在本发明的其他部分实施例中，在步骤720后可进行步骤740，请同时参阅图8D。在步骤740中，只形成第二外部导电连结1400于第二开口1136中。
在步骤740后进行步骤750，接合第二晶片1200至第一晶圆8100的第三表面1132，令使有源元件1220电性连接至第一导电垫结构1140。在图8D中因不具有第一外部导电连结1300于第一开口1134中，因此可使用图6F中具有第一外部导电连结1300的第二晶片1200。之后接合第一外部导电连结1300与第一导电垫结构1140，以令使部分第一外部导电连结1300位于第一开口1134中。
最后进行步骤760，并请继续参阅图8D。在步骤760中，沿着第一切割道8200切割第一晶圆8100，以形成一晶片封装体1000。在接合第一晶圆8100与第二晶片1200后，即可沿着第一切割道8200切割第一晶圆8100，以形成如图1所示的晶片封装体1000。
根据本发明部分实施例，第一晶片8100上还形成一第三晶片〈图未示〉，第三晶片具有一有源元件与一第四无源元件。接合第三晶片至第一晶圆8100的第三表面1132，使第三晶片的有源元件电性连接至第一导电垫结构1140。第三晶片结构与第二晶片1200类似，可参考以上有关第二晶片1200叙述，于此不再赘述。第三晶片可与第二晶片1200有相同或不同功能。
请继续参阅图9与图10A-10H以理解图3的晶片封装体的制备方法。图9为本发明部分实施例中晶片封装体的制备方法流程图，而图10A-10H绘示图3的晶片封装体，在制程各个阶段的剖面图。
先进行步骤910，并请同时参阅图10A。在步骤910中，先提供第一晶圆11100，其具有第一基板3100，第一基板3100具有相对的第一表面3112与第二表面3114。第一无源元件3120位于第一表面3112上，第一保护层3130覆盖第一无源元件3120，并具有相对于第一表面3112的第三表面3132。第一导电垫结构3140与第二导电垫结构3160位于第一保护层3130中，并电性连接至第一无源元件3120，其中第二导电垫结构3160环绕并电性连接至第一导电垫结构3140。在以下叙述中，第一晶圆11100意指图3中第一晶片3100尚未经切割制程的半导体结构。
接着进行步骤920，并请同时参阅图10B。在步骤920中，形成第一穿孔3115自第二表面3114朝第三表面3132延伸，以暴露第二导电垫结构3150。形成第一穿孔3115方式例如可以是以微影蚀刻，但不以此为限。
继续进行步骤930，并请同时参阅图10C。在步骤930中，形成第一绝缘层3170于第二表面3114下，并延伸至第一穿孔3115中覆盖第一穿孔3115的孔壁。在此步骤中，先形成第一绝缘层3170覆盖第二表面3114与第一穿孔3115，接着使用微影蚀刻方式移除部分的第一绝缘层3170，以使第二导电垫结构3160于第一穿孔3115中暴露出来。
继续进行步骤940，并请同时参阅图10D。在步骤940中，形成第一导电层3180于第一绝缘层3170与第二导电垫结构3160下，第一导电层3180包含第一导电部分3182以及第三无源元件3184，且第三无源元件3184与第一导电部分3182相连接。在此步骤中，可利用例如是溅镀、蒸镀、电镀或无电镀的方式来沉积导电材料于第一绝缘层3170下与第一穿孔3115中的第二导电垫结构3160下，接着图案化导电材料以形成第三无源元件3184，以及环绕第三无源元件3184的第一导电部分3182，且第三无源元件3184的一端与第一导电部分3182相连接。第三无源元件3184与第一导电部分3182于相同制程步骤中形成。
接着进行步骤950，并请同时参阅图10E。在步骤950中，形成第一阻隔层3190覆盖第一导电层3180，并图案化第一阻隔层3190以形成第二开口3192以暴露第一导电层3180的第一导电部分3182，接着形成第二外部导电连结3400于第二开口3192中，以接触第一导电部分3182。可通过刷涂环氧树脂系的材料于第一导电层3180上，以形成第一阻隔层3190。接着，再图案化第一阻隔层3190以形成第二开口3192，使部分的导电部分3182于第一阻隔层3190的第二开口3192中暴露出来。接着形成一第二外部导电连结3400于第二开口3192中，以接触第一导电部分3182。
继续进行步骤960，并请同时参阅图10F。在步骤960中，形成第一开口3134于第一保护层3130中，以暴露第一导电垫结构3140。形成第一开口3134例如可以是以微影蚀刻，但不以此为限。
接着进行步骤970，并请继续参阅图10G。在步骤970中，形成第一外部导电连结1300于第一开口3134中。借此，第一外部导电连结1300能接触暴露于第一开口3134中的第一导电垫结构3140。
继续进行步骤980，并请继续参阅图10G。在步骤980中，接合第二晶片1200至第一晶圆11000的第三表面3132，令使有源元件1220电性连接至第一导电垫结构3140。在图10G中因已先形成第一外部导电连结1300于第一开口3134中，因此可使用图6E中不具有第一外部导电连结1300的第二晶片1200。之后接合第一外部导电连结1300与第二导电部分1262，以令使部分第一外部导电连结1300位于第三开口1272中。
最后进行步骤990，并请继续参阅图10G。在步骤990中，沿着第一切割道12000切割第一晶圆11000，以形成一晶片封装体3000。在接合第一晶圆11000与第二晶片1200后，即可沿着第一切割道12000切割第一晶圆11000，以形成如图3所示的晶片封装体3000。
在本发明的其他部分实施例中，在步骤960后可直接进行步骤980，请同时参阅图10H。在步骤960后直接进行步骤980，接合第二晶片1200至第一晶圆8100的第三表面1132，令使有源元件1220电性连接至第一导电垫结构1140。在图10F中因不具有第一外部导电连结1300于第一开口3134中，因此可使用图6F中具有第一外部导电连结1300的第二晶片1200。之后接合第一外部导电连结1300与第一导电垫结构3140，以令使部分第一外部导电连结1300位于第一开口3134中。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (20)

1.一种晶片封装体，其特征在于，包含：
第一晶片，包含：
第一基板，具有相对的第一表面与第二表面；
第一无源元件，位于该第一表面上；
第一保护层，覆盖该第一无源元件，该第一保护层具有相对于该第一表面的第三表面；以及
第一导电垫结构与第二导电垫结构，位于该第一保护层中，并电性连接至该第一无源元件；以及
第二晶片，位于该第三表面上，该第二晶片具有有源元件与第二无源元件电性连接至该有源元件，其中该有源元件电性连接至该第一导电垫结构。
2.根据权利要求1所述的晶片封装体，其特征在于，该第一无源元件与该第二无源元件的形状包含U形、平面螺旋状与立体螺旋状。
3.根据权利要求1所述的晶片封装体，其特征在于，该第二晶片还包含：
第二基板，其中该有源元件位于该第二基板下；
第二保护层，位于该第二基板下，并覆盖该有源元件；
第三导电垫结构，位于该第二保护层中，并电性连接至该有源元件，其中该第二保护层具有第二穿孔以暴露该第三导电垫结构；
第二绝缘层，位于该第二保护层下，并延伸至该第二穿孔中覆盖该第二穿孔的孔壁；
第二导电层，包含：
第二导电部分，位于该第二绝缘层下，且部分的该第二导电部分位于该第二穿孔中，并接触该第三导电垫结构；以及
该第二无源元件，位于该第二绝缘层下，且该第二无源元件与该第二导电部分相连接；以及
第二阻隔层，覆盖该第二导电层，该第二阻隔层具有第三开口暴露该第二导电部分。
4.根据权利要求3所述的晶片封装体，其特征在于，该第一晶片还包含：
第一开口，位于该第一保护层的该第三表面，以暴露该第一导电垫结构；以及
第二开口，位于该第一保护层的该第三表面，以暴露该第二导电垫结构。
5.根据权利要求4所述的晶片封装体，其特征在于，还包含：
第一外部导电连结，位于该第一导电垫结构与该第三导电垫结构之间，其中部分该第一外部导电连结位于该第一开口中，而部分该第一外部导电连结位于该第三开口中；以及
第二外部导电连结，位于该第二开口中，并接触该第二导电垫结构，其中该第二外部导电连结的尺寸大于该第一外部导电连结。
6.根据权利要求3所述的晶片封装体，其特征在于，该第一晶片还包含：
第一开口，位于该第一保护层的该第三表面，并暴露该第一导电垫结构；以及
第一穿孔，自该第二表面朝该第三表面延伸，并暴露该第二导电垫结构。
7.根据权利要求6所述的晶片封装体，其特征在于，该第一晶片还包含：
第一绝缘层，位于该第二表面下，并延伸至该第一穿孔中覆盖该第一穿孔的孔壁；
第一导电层，包含：
第一导电部分，位于该第一绝缘层下，且部分的该第一导电部分位于该第一穿孔中，并接触该第二导电垫结构；以及
第三无源元件，位于该第一绝缘层下，且该第三无源元件与该第一导电部分相连接；以及
第一阻隔层，覆盖该第一导电层，该第一阻隔层具有第二开口暴露该第一导电部分。
8.根据权利要求7所述的晶片封装体，其特征在于，该第三无源元件的形状包含U形、平面螺旋状与立体螺旋状。
9.根据权利要求7所述的晶片封装体，其特征在于，还包含：
第一外部导电连结，位于该第一导电垫结构与该第三导电垫结构之间，其中部分该第一外部导电连结位于该第一开口中，而部分该第一外部导电连结位于该第三开口中；以及
第二外部导电连结，位于该第二开口中，并接触该第一导电部分。
10.根据权利要求1所述的晶片封装体，其特征在于，还包含：
第三晶片，设置于该第三表面上，该第三晶片具有有源元件与第四无源元件电性连接至该有源元件，其中该有源元件电性连接至该第一导电垫结构，且该第三晶片及该第二晶片具有相同或不同功能。
11.一种晶片封装体的制备方法，其特征在于，包含：
提供第一晶圆，该第一晶圆包含：
第一基板，具有相对的第一表面与第二表面；
第一无源元件，位于该第一表面上；
第一保护层，覆盖该第一无源元件，该第一保护层具有相对于该第一表面的第三表面；以及
第一导电垫结构与第二导电垫结构，位于该第一保护层中，并电性连接至该第一无源元件；
形成第一开口于该第一保护层中，以暴露该第一导电垫结构；
形成第二晶片，该第二晶片具有一有源元件与第二无源元件电性连接至该有源元件；以及
接合该第二晶片至该第一晶圆的该第三表面，令使该有源元件电性连接至该第一导电垫结构。
12.根据权利要求11所述的晶片封装体的制备方法，其特征在于，形成该第二晶片的步骤包含：
提供第二晶圆，该第二晶圆包含：
第二基板；
该有源元件，位于该第二基板下；
第二保护层，位于该第二基板下，并覆盖该有源元件；以及
第三导电垫结构，位于该第二保护层中，并电性连接至该有源元件；
形成第二穿孔于该第二保护层中，以暴露该第三导电垫结构；
形成第二绝缘层于该第二保护层下，并延伸至该第二穿孔中覆盖该第二穿孔的孔壁；
形成第二导电层于该第二绝缘层与该第三导电垫结构下，该第二导电层包含第二导电部分以及该第二无源元件，且该第二无源元件与该第二导电部分相连接；
形成第二阻隔层覆盖该第二导电层；
形成第三开口于该第二阻隔层中以暴露该第二导电部分；以及
沿着第二切割道切割该第二基板、该第二保护层与该第二阻隔层，以形成该第二晶片。
13.根据权利要求12所述的晶片封装体的制备方法，其特征在于，还包含：
形成第二开口于该第一保护层中，以暴露该第二导电垫结构，其中该第一开口与该第二开口于相同制程步骤中形成；以及
形成第二外部导电连结于该第二开口中，以接触该第二导电垫结构。
14.根据权利要求13所述的晶片封装体的制备方法，其特征在于，还包含：
形成第一外部导电连结于该第三开口中，并接触第二导电部分；
接合该第一外部导电连结与该第一导电垫结构，以令使部分该第一外部导电连结位于该第一开口中；以及
沿着第一切割道切割该第一晶圆，以形成晶片封装体。
15.根据权利要求13所述的晶片封装体的制备方法，其特征在于，还包含：
形成第一外部导电连结于该第一开口中，并接触该第一导电垫结构；
接合该第一外部导电连结与该第二导电部分，以令使部分该第一外部导电连结位于该第三开口中；以及
沿着第一切割道切割该第一晶圆，以形成晶片封装体。
16.根据权利要求12所述的晶片封装体的制备方法，其特征在于，还包含：
形成第一穿孔自该第二表面朝该第三表面延伸，以暴露该第二导电垫结构；
形成第一绝缘层于该第二表面下，并延伸至该第一穿孔中覆盖该第一穿孔的孔壁；以及
形成第一导电层于该第一绝缘层与该第二导电垫结构下，该第一导电层包含第一导电部分以及第三无源元件，且该第三无源元件与该第一导电部分相连接。
17.根据权利要求16所述的晶片封装体的制备方法，其特征在于，还包含：
形成第一阻隔层覆盖该第一导电层；
形成第二开口于该第一阻隔层中，以暴露该第一导电部分；以及
形成第二外部导电连结于该第二开口中，以接触该第一导电部分。
18.根据权利要求17所述的晶片封装体的制备方法，其特征在于，还包含：
形成第一外部导电连结于该第三开口中，并接触该第二导电部分；
接合该第一外部导电连结与该第一导电垫结构，以令使部分该第一外部导电连结位于该第一开口中；以及
沿着第一切割道切割该第一晶圆，以形成晶片封装体。
19.根据权利要求17所述的晶片封装体的制备方法，其特征在于，还包含：
形成第一外部导电连结于该第一开口中，并接触该第一导电垫结构；
接合该第一外部导电连结与该第二导电部分，以令使部分该第一外部导电连结位于该第三开口中；以及
沿着第一切割道切割该第一晶圆，以形成晶片封装体。
20.根据权利要求11所述的晶片封装体的制备方法，其特征在于，还包含：
形成第三晶片，该第三晶片具有有源元件与第三无源元件电性连接至该有源元件；以及
接合该第三晶片至该第一晶圆的该第三表面，令使该有源元件电性连接至该第一导电垫结构，其中该第三晶片及该第二晶片具有相同或不同功能。
CN201610213046.0A 2015-04-27 2016-04-07 晶片封装体及其制造方法 Active CN106098666B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562153408P 2015-04-27 2015-04-27
US62/153,408 2015-04-27

Publications (2)

Publication Number Publication Date
CN106098666A true CN106098666A (zh) 2016-11-09
CN106098666B CN106098666B (zh) 2018-11-30

Family

ID=57147979

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610213046.0A Active CN106098666B (zh) 2015-04-27 2016-04-07 晶片封装体及其制造方法

Country Status (3)

Country Link
US (1) US9793234B2 (zh)
CN (1) CN106098666B (zh)
TW (1) TWI621229B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10373883B2 (en) * 2017-10-26 2019-08-06 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
CN114698259B (zh) * 2020-12-30 2024-05-28 中芯集成电路（宁波）有限公司 射频前端模组板级系统封装结构及其封装方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200707683A (en) * 2005-08-04 2007-02-16 Phoenix Prec Technology Corp Chip embedded packaging structure
US20080024998A1 (en) * 2005-07-20 2008-01-31 Shih-Ping Hsu Substrate structure integrated with passive components
US20090065936A1 (en) * 2005-03-16 2009-03-12 Jenny Wai Lian Ong Substrate, electronic component, electronic configuration and methods of producing the same
US20090283602A1 (en) * 2006-07-10 2009-11-19 Nxp B.V. Integrated Circuit Transponder, Method of Producing an Integrated Circuit and Method of Producing a Transponder
TW201232735A (en) * 2011-01-27 2012-08-01 Unimicron Technology Corp Package stack device and method of forming same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274937B1 (en) * 1999-02-01 2001-08-14 Micron Technology, Inc. Silicon multi-chip module packaging with integrated passive components and method of making
JP4380718B2 (ja) * 2007-03-15 2009-12-09 ソニー株式会社 半導体装置の製造方法
US7618846B1 (en) * 2008-06-16 2009-11-17 Stats Chippac, Ltd. Semiconductor device and method of forming shielding along a profile disposed in peripheral region around the device
US7642128B1 (en) * 2008-12-12 2010-01-05 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
TW201110308A (en) * 2009-09-09 2011-03-16 Universal Scient Ind Co Ltd System-in-package structure and a method for manufacturing the system-in-package structure are provided
US8759209B2 (en) * 2010-03-25 2014-06-24 Stats Chippac, Ltd. Semiconductor device and method of forming a dual UBM structure for lead free bump connections
US20120133381A1 (en) * 2010-11-30 2012-05-31 Electro Scientific Industries, Inc. Stackable semiconductor chip with edge features and methods of fabricating and processing same
JP2015162660A (ja) * 2014-02-28 2015-09-07 イビデン株式会社 プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ
JP5795415B1 (ja) * 2014-08-29 2015-10-14 新光電気工業株式会社 配線基板及びその製造方法
US9496238B2 (en) * 2015-02-13 2016-11-15 Advanced Semiconductor Engineering, Inc. Sloped bonding structure for semiconductor package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090065936A1 (en) * 2005-03-16 2009-03-12 Jenny Wai Lian Ong Substrate, electronic component, electronic configuration and methods of producing the same
US20080024998A1 (en) * 2005-07-20 2008-01-31 Shih-Ping Hsu Substrate structure integrated with passive components
TW200707683A (en) * 2005-08-04 2007-02-16 Phoenix Prec Technology Corp Chip embedded packaging structure
US20090283602A1 (en) * 2006-07-10 2009-11-19 Nxp B.V. Integrated Circuit Transponder, Method of Producing an Integrated Circuit and Method of Producing a Transponder
TW201232735A (en) * 2011-01-27 2012-08-01 Unimicron Technology Corp Package stack device and method of forming same

Also Published As

Publication number Publication date
TWI621229B (zh) 2018-04-11
US20160315061A1 (en) 2016-10-27
CN106098666B (zh) 2018-11-30
TW201639101A (zh) 2016-11-01
US9793234B2 (en) 2017-10-17

Similar Documents

Publication Publication Date Title
US6362525B1 (en) Circuit structure including a passive element formed within a grid array substrate and method for making the same
US7924131B2 (en) Electrical component having an inductor and a method of formation
US7932596B2 (en) Thermally enhanced electronic flip-chip packaging with external-connector-side die and method
US8704627B2 (en) Inductor element, integrated circuit device, and three-dimensional circuit device
US8081056B2 (en) Spiral inductor
US7834418B2 (en) Semiconductor device
US20130207230A1 (en) On-chip ferrite bead inductor
CN103943641B (zh) 半导体晶片封装体及其制造方法
CN101911291A (zh) 具有用于镀敷芯片下方的垫的迹线的球栅阵列封装
US8791501B1 (en) Integrated passive device structure and method
CN101800216B (zh) 具有电磁干扰保护的电子模块
CN107690699A (zh) 具有焊接到管芯或基板的重分布层的高纵横比互连的集成电路封装及对应制造方法
CN105701443A (zh) 晶片封装体及其制造方法
CN106935517B (zh) 集成无源器件的框架封装结构及其制备方法
CN107768363A (zh) 可堆叠模制封装及其制造方法
CN105895603A (zh) 具有衬底隔离和未掺杂的沟道的集成电路结构
CN103107150A (zh) 用于半导体器件的中介层及其制造方法
CN106252308A (zh) 晶片封装体与其制备方法
CN101930960B (zh) 集成电路芯片封装和形成方法
US10103115B2 (en) Circuit substrate and semicondutor package structure
CN106098666A (zh) 晶片封装体及其制造方法
CN106169454A (zh) 晶片封装体及其制造方法
CN105009279B (zh) 半导体器件及制造半导体器件的方法
CN109994462B (zh) 芯片封装结构及其封装方法
CN107017230B (zh) 多层级芯片互连

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant