JPH04236519A - デジタルデータ再生回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は請求項１の上位概念によ
るデジタルデータ再生回路装置に関する。

【０００２】

【従来の技術】そのような回路は、再生−および／又は
記録装置、例えばＤＡＴ（Ｄｉｇｉｔａｌ　　Ａｕｄｉ
ｏ　　Ｔａｐｅ）レコーダ／プレーヤ及びＣＤ（Ｃｏｍ
ｐａｃｔＤｉｓｃ）レコーダ／プレーヤから公知である
。

【０００３】それらすべての装置機器にとって種々のデ
ータレート、もって、種々異なる走査（サンプリング）
周波数が定められている（例えばＣＤ−標準フオーマッ
ト４４．１ｋＨｚ）。ＤＡＴプレーヤ／レコーダにとっ
て、４つの異なる記録および／又は再生モードが設定さ
れている、即ち、 ４８ｋＨｚ（サンプリング周波数）、 ノーマル記録／再生 （ｒｅｃ．／ＰＢ（Ｒｅｃｏｒｄ／Ｐｌａｙ−Ｂａｃｋ
））　　（Ａ）， ４４．１ｋＨｚ　　ＰＢ専用　　（Ｂ），３２　　ｋＨ
ｚ　　ｎｏｒｍａｌ　　ｒｅｃ．／ＰＢ　　（Ｃ）３２
　　ｋＨｚ　　Ｌｏｎｇ　　Ｐｌａｙ（ＬＰ）ｒｅｃ．
／ＰＢ　　（Ｄ） 概してＤＡＴレコーダ／プレーヤはすべての動作モード
Ａ，Ｂ，Ｃ，Ｄを使用可能なものではない。ごくわずか
のモデルのみが例えば動作モードＤを有するに過ぎない
、換言すれば、このＤモードで情報を記録したりこのモ
ードで記録された情報を処理することができるのはごく
わずかである。

【０００４】動作モードＡ及びＤを使用可能なＤＡＴレ
コーダにおいては１つの磁気テープ上で、異なった動作
モードで情報記録を行なって、１つのテープが、例えば
、４８ｋＨｚ　　ｎｏｒｍａｌ　　ｒｅｃ．／ＰＢ　　
（Ａ）及び３２ｋＨｚ　　ＬｏｎｇＰｌａｙ（Ｄ）の情
報記録を含むようにし得る。

【０００５】ＤＡＴレコーダ（これは例えばたんに３つ
の動作モードＡ−Ｃを用い得る）からのそのような情報
記録の再生の場合、一方では動作モードＤでの記録情報
の走査の際“ミューテイング回路（ｍｕｔｉｎｇ　　ｃ
ｉｒｃｕｉｔ）を作動させることが必要である。その際
上記ミューテング回路は精確に丁度次のようなときデジ
タルおよび／又はアナログ出力側（オーデイオ出力側）
を遮断する、即ち４８ｋＨｚのサンプリングレート情報
記録部分が終了され３２ｋＨｚ（Ｌｏｎｇ　　Ｐｌａｙ
）サンプリングレートの情報が来だ出力側に供給されて
いないとき上記の出力側を遮断する必要がある。他方で
は動作モードＡからＤへのまたその逆のテープ上の移行
の領域にて、不都合なデータ又は信号が例えばノイズな
いし雑音がアプログ出力側に送出されることが起こり得
る、それというのはミューテイング回路の作動又は遮断
が遅過ぎるからである。

【０００６】成程、３２ｋＨｚＬＰモードのない上記の
ＤＡＴレコーダにおいて３２ｋＨｚＬＰモードでのデジ
タルおよび／又はアナログデータの不都合な再生はＤＡ
Ｔレコーダ自体にとっては差障りのあることではないが
、場合によってはそれによって、接続されたスピーカシ
ステムが損傷された又は損壊されるおそれがある、それ
というのは例えば３２ｋＨｚＬＰモードにおける情報が
クリック（ｃｌｉｃｋ）又はスパイクとして現われるか
らである。

【０００７】場合によりスピーカシステムに対しても損
傷を惹起するような再生状況の起る根拠となるものはＤ
ＡＴレコーダが４８ｋＨｚモードで再生される信号を走
査ヘッドから受取り動作モードが突然切換わる（ここで
はＡからＤへ）場合、ＤＡＴレコーダの信号プロセッサ
及びマイクロコントローラにて新たな動作モードが捕捉
検出されるまでに幾らかの時間を要することである。信
号プロセッサが新たな（この場合では許容されない）動
作モードを識別したときには、既に信号プロセッサによ
り幾らかのデータが既に処理されており、例えばアナロ
グ出力側に供給され、その結果それらのデータはアナロ
グ出力側に接続されたスピーカシステムにて再生される
（不都合な情報の再生を抑圧するミューテイング回路が
作動される前に）。

【０００８】公知のように、ＤＡＴレコーダでは所謂Ｓ
−ＩＤ（スタート・アイデンティフィケーション）−パ
ルスが検出されるとはじめて記録（情報）部分のデータ
が出力側に送出されるように構成されている。その場合
Ｓ−ＩＤ−パルスは記録情報部分又はプログラムの始ま
りを指示する。但し、従来のＤＡＴレコーダでは次のよ
うな問題が存する、即ち、各出力側間の時間整合（タイ
ミング）、信号プロセッサ及びマイクロコントローラに
おけるＳ−ＩＤパルス処理、ミューテイング回路の作動
が、必ずしも精確に一致して行なわれず、その結果前述
の作用のほかに就中或事態ないしケース（ＤからＡへの
切換え）が起こり得、このケースにおいては当該記録情
報部分（４８ｋＨｚノーマルＰＢ）の始まりが、ミュー
テイング回路のトリガ遅延に基づき着過される（検出さ
れ損なう）ということが起こり得る。

【０００９】

【発明の目的】本発明の目的ないし課題とするところは
、動作モードの切換の際不都合なノイズを抑圧し、出力
側のミューテイング回路の作動又は遮断及び、種々異な
る動作モードで記録担体上に記憶されているデータの再
生が相互に整合されて行なわれるようにすることにする
。

【００１０】

【発明の構成】上記課題は請求項１に構成要件により解
決される。

【００１１】有利な発展形態及び実施例が引用請求項に
示されている。

【００１２】信号プロセッサからデジタルおよび／又は
アナログ出力側までの信号経路中で、共通のミューテイ
ング回路の前、又はそれぞれの信号経路の別個のミュー
テイング回路の前に配置される遅延回路により、例えば
アナログ出力側の信号経路中のデータが次のような状態
の存在する限り遅延される、即ちミューテイング回路が
いずれにしろ適時に精確に作動接続又は遮断されて得る
限り遅延される。それにより、テープ上での２つの異な
る動作モードの領域の移行の際（その両モードのうちの
１つがＤＡＴレコーダによ処理され得ない状況下で）適
時且精確なミューテイング回路の動作が行なわれる。上
記遅延段は簡単且信頼性の高い構成法の利点を有し、そ
れにより高価な調整装置、伝播走行時間の適合調整及び
精確なミューテイング回路の手法を省き得る。

【００１３】次に図示の実施例を用いて本発明を詳述す
る。

【００１４】図１にはＤＡＴレコーダにおけるデータ再
生用回路で示してある。記録媒体から記録および／又は
再生装置のデジタル及びアナログ出力側までの信号経路
が示してある。個々の回路素子の接続は電気線路を用い
て行なわれる。記憶媒体１からの読出（走査検出）ユニ
ット２を介しての読出の後デー流全体が信号プロセッサ
３に供給される。信号プロセッサ３の第１出力側４（こ
の出力側を介しては本来の有効データが出力される）は
両出力側に対する１つの共通の遅延段６の入力側５に接
続されている。この遅延段６においてはデジタルデータ
が所望の遅延時間の後転送される。上記遅延段６の出力
側７はＤ／Ａ変換器９の入力側８と、デジタル出力側用
のミューテイング回路１１の入力側１０（デジタルミュ
ーテイング）とに接続されている。Ｄ／Ａ変換器９には
ＬＰＦ１２が後置接続されている。ＬＰＦ１２の出力側
１３はミューテイング回路１５の入力側１４（アナログ
ミューテイング）に接続されており、この回路１５の出
力側１６は記録および／又は再生装置機器における当該
回路のアナログ又はオーデイオ出力側を成す。信号プロ
セッサ３はバス１７を介してマイクロコントローラ１８
と接続されており、このマイクロコントローラ１８は電
気線路１９，２０を介して上記両ミューテイング回路に
接続され、また、線路２３を介して遅延段６と接続され
ていて、この遅延段の遮断と作動接続を制御する。更に
マイクロコントローラ１８はミュート（ｏｎ／ｏｆｆ）
パルスを生じさせ、このパルスを用いてミューテイング
回路の作動又は非作動状態が制御される。更に、信号プ
ロセッサ３の第１出力側４は同様にデジタル出力側用の
ミューテイング回路１１の第２入力側２１に接続されて
いる。信号プロセッサのデータは接続線路２２を介して
ミューテイング回路１１の入力側２１に供給され、次の
ような際はじめてデジタル出力側に供給される、即ち、
遅延段６が遮断状態におかれミューテイング回路が入力
側１０を介してデータを受取らなくなるとはじめてデジ
タル出力側に供給される。デジタル出力側用のミューテ
イング回路１１には出力段２４（デジタルトランスミッ
タ）が後置接続されており、この出力段２４の出力側は
当該回路のデジタル出力側２５を形成する。

【００１５】図２は簡単な遅延段−回路網（ないしスイ
ッチング回路）−の第１例を示し、この回路網は実質的
に複数の８ビットシフトレジスタ２６ａ…２６ｘから成
りこれらシフトレジスタは相互に直列に接続されていて
、それにより、入力側５におけるデータが出力側７へ来
るまでの所望の遅延時間が、相応に多数のシフトレジス
タにより得られる。上記シフトレジスタは夫々ビット−
クロック−レートパルス２７によって同期化されている
。上記の著しく簡単しかも有効に構成された遅延回路網
はたんにわずかな回路コストとオーバーヘッド（Ｏｖｅ
ｒｈｅａｄ）しか要さず、個別に、ミューテイング回路
の制御のためのタイミングにより調整可能である。

【００１６】図３に示す第２実施例の遅延段は直−並列
変換器３０と、データラッチ回路３１と、２つの揮発性
メモリ３２，３３と２つの並−直列変換器３４，３５と
、５つの２進カウンタ３６〜４０と、ゲート回路４１，
４２と、２つのインバータ４３，４４と、オアゲート４
５とから成る。信号プロセッサ３のデータはデータ入力
側５を介して直−並列変換器３０に供給される。この直
−並列変換器３０は出力バス４６（データバスと同じ）
を有する。中間接続されたデータラッチ３１中にはデー
タバス４６の各々のデータ語が記憶される。上記データ
バスは２つの揮発性メモリ３２，３３のデータ入力側４
７，４８に接続されており、上記メモリ３２，３３には
遅延さるべきデータが記憶される。更に上記両メモリは
アドレスバス４９を介して５つの２進カウンタ３５〜４
０と接続されており、これらカウンタは、上記メモリに
てデータの書込および／又は読取のための制御アドレス
を発生する。両メモリの並列出力側ないし出力バス５０
，５１は別のデータラッチ４１，４２を介して夫々１つ
の固有の直−並列変換器３４，３５に接続されている。 両変換器３４，３５の並列（ないし直列）出力側はオア
ゲート４５の両入力側を形成し、このオアゲートからは
遅延されたデータがＤ／Ａ変換器９又はデジタル出力側
用のミューテイング回路１１に出力される。上記両メモ
リのリード／ライトクロック入力側５４，５５は当該回
路のリード／ライトパルス入力側５６に接続されており
、上記メモリ３３のリード／ライト入力側５５の前には
インバータ４４が設けられており、それにより、そのつ
ど常に唯１つの語が一方のメモリ中に読込まれ、同時に
相応の他方のメモリから１つのデータ語のデータが読出
される。直−並列変換器及びアドレス発生用の２進カウ
ンタ３６〜４０はビットクロックレートパルス端子５２
を介してクロックパルスを受取る。両メモリ３２，３３
の出力側における両データラッチ４１，４２および両並
−直列変換器３４，３５は当該回路のデータラッチパル
ス入力側５３を介してそれのデータラッチパルスを受取
り、その際データーラッチ入力側５３はインバータ４３
を介してデータ４２及び変換器３５に接続されている。 データラッチ３１は当該回路のクロック入力側５７から
クロックパルスを受取る。

【００１７】遅延段の別の有利な実施態様（図示せず）
はＦＩＦＯ（Ｆｉｒｓｔｉｎ　　ｆｉｒｓｔ　　ｏｕｔ
）メモリである。

【００１８】本発明はＤＡＴレコーダ／プレーヤに限ら
れていない。そのような回路装置はデジタルデーター再
生のためのいずれの装置においても、またデジタルチユ
ーナにおいても設けられ得る。

【００１９】本発明によれば下記の装置構成が可能であ
る、即ち、請求項１に記載の装置において、デジタル出
力側２５及びアナログ出力側１６に対して１つの共通の
遅延段６が設けられており、該遅延段は上記信号プロセ
ッサ１の出力側と、Ｄ／Ａ変換器９及びデジタルミュー
テイング回路１１の入力側との間に設けられている装置
構成が可能である。

【００２０】また、上記の装置構成において、上記遅延
段６は１つのシーケンシャルな回路網から成る装置構成
が可能である。

【００２１】また、上記の装置構成において、上記回路
網は少なくとも１つのシフトレジスタ２６から成る装置
構成が可能である。

【００２２】また、上記装置構成において上記回路網は
直列に接続された少なくとも２つのシフトレジスタ２６
ａ，２６ｂから成る装置構成が可能である。

【００２３】また上記の装置構成において上記デジタル
出力側２５と、これに対し設けられたミューデイング回
路１１との間に、デジタル出力段２４が設けられている
（デジタルトランスミッタ）装置構成が可能である。

【００２４】また、上記の装置構成において、各出力側
１６，２５に１つの別個のミューテイング回路１５，１
１が配属されている装置構成が可能である。

【００２５】

【発明の効果】本発明によれば、動作モードの切換えの
際不都合なノイズを抑圧し、出力側のミューテイング回
路の作動又は遮断、及び種々異なる動作モードで記録担
体上に記憶されているデータの再生が相互に整合されて
行なわれるようにし得る効果が奏される。

【図面の簡単な説明】

【図１】ＤＡＴレコーダにおけるデータの再生用回路装
置のブロック接続図である。

【図２】実質的にシフトレジスタの直列接続体から成る
遅延段の第１実施例の接続図である。

【図３】遅延回路の別の実施例の接続図である。

【符号の説明】

１　　　　記録媒体 ２　　　　走査（検出）ユニット ３　　　　信号プロセッサ ６　　　　遅延段 １１　　　　ニューテイング回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　再生の際デジタルデータの供給を受け
   る信号プロセッサを有し、少なくとも１つのデジタルお
   よび／又はアナログ出力側を有し、夫々の出力側は当該
   複数出力側に共通のミューテイング回路およびまたは１
   つの別個のミューテイング回路により遮断可能又はトリ
   ガ可能であり、上記の夫々のミューテイング回路は上記
   信号プロセッサに接続されたマイクロコントローラによ
   り可制御であり、上記信号プロセッサから上記出力側ま
   での信号経路中にＤ／Ａ変換器とＬＰＦが設けられてい
   るデジタルデータ再生回路装置において、上記信号プロ
   セッサ（３）から上記デジタルおよび／又はアナログ出
   力側（１６，２５）までの経路中に、夫々の信号経路の
   上記の共通のミューテイング回路の前又は別個のミュー
   テイング回路（１１，１５）の前に少なくとも１つの共
   通の遅延段又は各出力側に対して１つの別個の遅延段（
   ６）が設けられていることを特徴とするデジタルデータ
   再生回路装置。