JPH04234147A - 多層配線構造体 - Google Patents
多層配線構造体Info
- Publication number
- JPH04234147A JPH04234147A JP2417115A JP41711590A JPH04234147A JP H04234147 A JPH04234147 A JP H04234147A JP 2417115 A JP2417115 A JP 2417115A JP 41711590 A JP41711590 A JP 41711590A JP H04234147 A JPH04234147 A JP H04234147A
- Authority
- JP
- Japan
- Prior art keywords
- opening
- layer
- wiring
- insulating layer
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004020 conductor Substances 0.000 claims abstract description 31
- 229910052751 metal Inorganic materials 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 claims description 110
- 239000011229 interlayer Substances 0.000 claims description 35
- 230000000149 penetrating effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000005530 etching Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 229910052681 coesite Inorganic materials 0.000 description 6
- 229910052906 cristobalite Inorganic materials 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 229910052682 stishovite Inorganic materials 0.000 description 6
- 229910052905 tridymite Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、超大集積半導体装置Ｕ
ＬＳＩに適用して好適な多層配線構造体に係わる。
ＬＳＩに適用して好適な多層配線構造体に係わる。
【０００２】
【従来の技術】半導体集積回路例えばＵＬＳＩにおいて
、その集積度の高密度化及び大集積化に伴い、複数の配
線を層間絶縁膜を介して積層形成する必要が生じてくる
。例えば回路素子としてのメモリセルを構成する電界効
果トランジスタＦＥＴが配列形成されて所要の回路を構
成するＵＬＳＩにおいて、例えばＦＥＴの各電極ないし
は配線を下層の第１の配線層とし、これの上に層間絶縁
層膜を介して所要のパターンによる第２の配線層を形成
し、この上層の第２の配線層を下層の第１の配線層に所
要の接続関係をもって層間絶縁膜に形成した開口（コン
タクトホール）を通じて連接させて接続するという多層
構造をとることがしばしば行われる。
、その集積度の高密度化及び大集積化に伴い、複数の配
線を層間絶縁膜を介して積層形成する必要が生じてくる
。例えば回路素子としてのメモリセルを構成する電界効
果トランジスタＦＥＴが配列形成されて所要の回路を構
成するＵＬＳＩにおいて、例えばＦＥＴの各電極ないし
は配線を下層の第１の配線層とし、これの上に層間絶縁
層膜を介して所要のパターンによる第２の配線層を形成
し、この上層の第２の配線層を下層の第１の配線層に所
要の接続関係をもって層間絶縁膜に形成した開口（コン
タクトホール）を通じて連接させて接続するという多層
構造をとることがしばしば行われる。
【０００３】このような構成による場合、集積密度の向
上及び大集積化に伴い、層間絶縁膜における開口面積の
縮小化が要求されてくる。
上及び大集積化に伴い、層間絶縁膜における開口面積の
縮小化が要求されてくる。
【０００４】一方、この層間絶縁膜においては、これを
挟む上下配線層間の絶縁性及び耐圧を充分図る上で、或
る程度大なる厚さが要求されてくることから、この層間
絶縁膜のコンタクト用開口は、深くなる。
挟む上下配線層間の絶縁性及び耐圧を充分図る上で、或
る程度大なる厚さが要求されてくることから、この層間
絶縁膜のコンタクト用開口は、深くなる。
【０００５】一方、上層の第２の配線層は、一般にＡｌ
のスパッタリングによって形成するが、この場合、上述
したような小径で深いコンタクト用開口内にカバレッジ
良く第２の配線層を入り込ませて下層の第１の配線層と
、電気的及び機械的に良好に接触させることが難しく、
このため第１及び第２配線層の接続部に接触不良を生じ
、断切れが生じるとか抵抗が大となるなど信頼性に問題
がある。
のスパッタリングによって形成するが、この場合、上述
したような小径で深いコンタクト用開口内にカバレッジ
良く第２の配線層を入り込ませて下層の第１の配線層と
、電気的及び機械的に良好に接触させることが難しく、
このため第１及び第２配線層の接続部に接触不良を生じ
、断切れが生じるとか抵抗が大となるなど信頼性に問題
がある。
【０００６】そこで、この種の多層配線構造を採る場合
、上層の第２の配線の形成に先立って層間絶縁層上にそ
のコンタクト用開口内を含んでＣＶＤ法（化学的気相成
長法）によるＳｉ層を全面的に形成し、その後いわゆる
エッチバックを行って、コンタクト用開口内のＳｉ層を
残して、他部の層間絶縁層上のＳｉ層を除去し、その後
上層の第２の配線層を形成するという構成が採られる。
、上層の第２の配線の形成に先立って層間絶縁層上にそ
のコンタクト用開口内を含んでＣＶＤ法（化学的気相成
長法）によるＳｉ層を全面的に形成し、その後いわゆる
エッチバックを行って、コンタクト用開口内のＳｉ層を
残して、他部の層間絶縁層上のＳｉ層を除去し、その後
上層の第２の配線層を形成するという構成が採られる。
【０００７】この構成による場合、第１及び第２の配線
層が、層間絶縁層のコンタクト用開口に充填されたＳｉ
層による連結導体によって相互に接続される。
層が、層間絶縁層のコンタクト用開口に充填されたＳｉ
層による連結導体によって相互に接続される。
【０００８】ところが、この構成では、その連結導体が
Ｓｉ層によることから、金属による場合に比し、充分に
抵抗が下げられないとか、エッチバックの作業を必要と
することから、作業工程数が多くなって量産性を阻害す
るなどの問題がある。
Ｓｉ層によることから、金属による場合に比し、充分に
抵抗が下げられないとか、エッチバックの作業を必要と
することから、作業工程数が多くなって量産性を阻害す
るなどの問題がある。
【０００９】これに対し、昨今、高融点金属の例えばタ
ングステンＷ等の選択成長の技術が開発され、上述した
層間絶縁層のコンタクト用開口内に充填する連結導体と
して選択成長によるＷ等の高融点金属を用いることが行
われようとしている。
ングステンＷ等の選択成長の技術が開発され、上述した
層間絶縁層のコンタクト用開口内に充填する連結導体と
して選択成長によるＷ等の高融点金属を用いることが行
われようとしている。
【００１０】このＷ等の選択成長は、例えばＷＦ６ の
還元によるものであり、その成長条件の選定によってそ
の成長速度が絶縁層上に比し導電層上で著しく速く実質
的に選択成長がなされるということであり、これを利用
して、層間絶縁層の開口を通じて外部に露出する下層の
第２の配線層上にのみ選択的にＷの成長を行って開口を
埋込むようにＷより成る連結導体を形成するものである
。
還元によるものであり、その成長条件の選定によってそ
の成長速度が絶縁層上に比し導電層上で著しく速く実質
的に選択成長がなされるということであり、これを利用
して、層間絶縁層の開口を通じて外部に露出する下層の
第２の配線層上にのみ選択的にＷの成長を行って開口を
埋込むようにＷより成る連結導体を形成するものである
。
【００１１】このＷ等の金属による連結導体を用いた多
層配線構造体によれば、この連結部における電気抵抗の
低減化、エッチバック工程を必要としないことから作業
性が上るなどの利点がある。
層配線構造体によれば、この連結部における電気抵抗の
低減化、エッチバック工程を必要としないことから作業
性が上るなどの利点がある。
【００１２】ところがこの方法による場合、下層の第１
の配線層２１がＡｌ等の、スパッタリングされ易い材料
である場合、信頼性に問題が生じる。
の配線層２１がＡｌ等の、スパッタリングされ易い材料
である場合、信頼性に問題が生じる。
【００１３】即ち、ＳｉＯ２等の層間絶縁層にコンタク
ト開口を穿設する場合、図５にその一例の断面図を示す
ように、例えば表面絶縁層を有する半導体基体１上に形
成されたＡｌ層等より成る下層の第１の配線層２１上を
覆ってＳｉＯ２等の層間絶縁層２を形成し、これの上に
、フォトレジスト等によるエッチングマスク層３を形成
する。
ト開口を穿設する場合、図５にその一例の断面図を示す
ように、例えば表面絶縁層を有する半導体基体１上に形
成されたＡｌ層等より成る下層の第１の配線層２１上を
覆ってＳｉＯ２等の層間絶縁層２を形成し、これの上に
、フォトレジスト等によるエッチングマスク層３を形成
する。
【００１４】このマスク層３には、コンタクト開口の形
成部に開口３Ａが周知の光学的写真技術、即ちパターン
露光及び現像処理によって形成される。
成部に開口３Ａが周知の光学的写真技術、即ちパターン
露光及び現像処理によって形成される。
【００１５】次に、図６に示すように、層間絶縁層２に
対して、マスク層３をマスクとしてその開口３Ａを通じ
てＲＩＥ（反応性イオンエッチング）による異方性エッ
チングによって、マスク層３の開口３Ａを殆んど一致す
る開口２Ａを穿設する。
対して、マスク層３をマスクとしてその開口３Ａを通じ
てＲＩＥ（反応性イオンエッチング）による異方性エッ
チングによって、マスク層３の開口３Ａを殆んど一致す
る開口２Ａを穿設する。
【００１６】図７に示すように、マスク層３を除去し、
開口２Ａ内に、ＷＦ６ を用いたＷの選択的成長法によ
って開口２Ａを通じて外部に露出した下層の第１の配線
層２１上にのみ、したがって開口２Ａ内にのみこれを充
填ししてＷによる連結導体４を形成する。そして、この
連結導体４上を含んで層間絶縁層２上に、Ａｌ層等より
成る上層の第２の配線層２２を所要のパターンに形成す
る。
開口２Ａ内に、ＷＦ６ を用いたＷの選択的成長法によ
って開口２Ａを通じて外部に露出した下層の第１の配線
層２１上にのみ、したがって開口２Ａ内にのみこれを充
填ししてＷによる連結導体４を形成する。そして、この
連結導体４上を含んで層間絶縁層２上に、Ａｌ層等より
成る上層の第２の配線層２２を所要のパターンに形成す
る。
【００１７】このようにして、第１及び第２の配線層２
１及び２２が層間絶縁層２の所定部に形成された開口２
Ａを通じて、この開口２Ａ内に充填された連結導体４を
介して相互に電気的に接続される。
１及び２２が層間絶縁層２の所定部に形成された開口２
Ａを通じて、この開口２Ａ内に充填された連結導体４を
介して相互に電気的に接続される。
【００１８】ところが、この方法による場合、層間絶縁
層２に対する開口２Ａを形成する異方性エッチングは、
イオン性の強いＲＩＥによって行われることから、この
開口２Ａの穿設時に、下地の第１の配線の例えばＡｌが
叩き出され、即ちスパッタリングされて、これが図６及
び図７に示すように、Ａｌのいわゆるクラウン、或いは
Ａｌ粒子等の不安定な付着物５を開口２Ａの内周面に生
じる。 そしてこの状態で、開口２Ａ内に連結導体４が、例えば
Ｗの選択成長によって形成されると、これに剥れが生じ
易くなり、また、第１及び第２の配線層間の接続抵抗が
大きくなるなど信頼性に問題が生じる。
層２に対する開口２Ａを形成する異方性エッチングは、
イオン性の強いＲＩＥによって行われることから、この
開口２Ａの穿設時に、下地の第１の配線の例えばＡｌが
叩き出され、即ちスパッタリングされて、これが図６及
び図７に示すように、Ａｌのいわゆるクラウン、或いは
Ａｌ粒子等の不安定な付着物５を開口２Ａの内周面に生
じる。 そしてこの状態で、開口２Ａ内に連結導体４が、例えば
Ｗの選択成長によって形成されると、これに剥れが生じ
易くなり、また、第１及び第２の配線層間の接続抵抗が
大きくなるなど信頼性に問題が生じる。
【００１９】
【発明が解決しようとする課題】本発明が解決しようと
する問題点は、第１及び第２の配線層間に形成される層
間絶縁層のコンタクト用の開口内に連結導体として金属
を充填した多層配線構造において、信頼性の問題であり
、これの改善をはかる。
する問題点は、第１及び第２の配線層間に形成される層
間絶縁層のコンタクト用の開口内に連結導体として金属
を充填した多層配線構造において、信頼性の問題であり
、これの改善をはかる。
【００２０】
【課題を解決するための手段】本発明は図１に、その一
実施例の略線的拡大断面図を示すように、少くとも第１
の配線層２１と、これの上に層間絶縁層３を介して第２
の配線層２２とが形成され、層間絶縁層３の第１及び第
２の配線層２１及び２２の互いの接続部に開口２Ａが穿
設され、この開口２Ａ内に連結導体４が形成され、この
連結導体４によって第１及び第２の配線層２１及び２２
の電気的接続がなされる多層配線構造体において、その
第１の配線層２１に層間絶縁層３の開口３Ａの周縁より
広がる開口を有する凹部２１Ａを形成する。即ち、開口
幅（径）の大なる凹部２１Ａの存在によってくびれ部６
を形成する。つまり、凹部２１Ａの開口周縁上に層間絶
縁層２の開口２Ａの周縁が突出したひさしを形成する。
実施例の略線的拡大断面図を示すように、少くとも第１
の配線層２１と、これの上に層間絶縁層３を介して第２
の配線層２２とが形成され、層間絶縁層３の第１及び第
２の配線層２１及び２２の互いの接続部に開口２Ａが穿
設され、この開口２Ａ内に連結導体４が形成され、この
連結導体４によって第１及び第２の配線層２１及び２２
の電気的接続がなされる多層配線構造体において、その
第１の配線層２１に層間絶縁層３の開口３Ａの周縁より
広がる開口を有する凹部２１Ａを形成する。即ち、開口
幅（径）の大なる凹部２１Ａの存在によってくびれ部６
を形成する。つまり、凹部２１Ａの開口周縁上に層間絶
縁層２の開口２Ａの周縁が突出したひさしを形成する。
【００２１】そしてこの凹部２１Ａ内に入り込んで選択
金属成長によるＷ等の金属より成る連結導体４を層間絶
縁層２の開口２Ａ内に形成する。
金属成長によるＷ等の金属より成る連結導体４を層間絶
縁層２の開口２Ａ内に形成する。
【００２２】
【作用】上述の本発明構成によれば、第１及び第２の配
線層２１及び２２の所定部間を層間絶縁層２の開口２Ａ
に形成した連結導体４によって電気的に連結するもので
あるが、この連結導体４は、下層の第１の配線層２１に
形成した開口幅の大きい凹部２１Ａ内に入り込んで形成
したので、この凹部２１Ａの開口縁のくびれ部６の存在
によって連結導体４が第１の配線２１と大なる接触面積
をもって接触し、かつ強固に開口２Ａ内に保持される。
線層２１及び２２の所定部間を層間絶縁層２の開口２Ａ
に形成した連結導体４によって電気的に連結するもので
あるが、この連結導体４は、下層の第１の配線層２１に
形成した開口幅の大きい凹部２１Ａ内に入り込んで形成
したので、この凹部２１Ａの開口縁のくびれ部６の存在
によって連結導体４が第１の配線２１と大なる接触面積
をもって接触し、かつ強固に開口２Ａ内に保持される。
【００２３】
【実施例】図１は、本発明を２層配線構造体に適用した
場合の一例の略線的拡大断面図で、その理解を容易にす
るために、各工程での略線的断面図を示す図２及び図３
を参照してその製造方法の一例と共に説明する。
場合の一例の略線的拡大断面図で、その理解を容易にす
るために、各工程での略線的断面図を示す図２及び図３
を参照してその製造方法の一例と共に説明する。
【００２４】先ず、図２に示すように、例えばＳｉＯ２
等の表面絶縁層を有する半導体素子、例えばＦＥＴ等を
有するメモリセル等が形成された半導体基体１上に、例
えばＡｌ層より成る所定のパターンを有する第１の配線
層２１を形成する。
等の表面絶縁層を有する半導体素子、例えばＦＥＴ等を
有するメモリセル等が形成された半導体基体１上に、例
えばＡｌ層より成る所定のパターンを有する第１の配線
層２１を形成する。
【００２５】そして、この第１の配線層２１上を覆って
ＣＶＤ法等によってＳｉＯ２等の層間絶縁層２を全面的
に形成する。そして、この層間絶縁層２上に例えばフォ
トレジストを全面的に塗布し、露光及び現像処理を行っ
て、第１の配線層２１と後述する第２の配線層とを互い
に接続する部分に開口３Ａを形成し、このフォトレジス
ト層によるエッチングレジストとなるマスク層３を形成
する。
ＣＶＤ法等によってＳｉＯ２等の層間絶縁層２を全面的
に形成する。そして、この層間絶縁層２上に例えばフォ
トレジストを全面的に塗布し、露光及び現像処理を行っ
て、第１の配線層２１と後述する第２の配線層とを互い
に接続する部分に開口３Ａを形成し、このフォトレジス
ト層によるエッチングレジストとなるマスク層３を形成
する。
【００２６】次いで、例えばＳｉＯ２より成る層間絶縁
層２に対し、マスク層３の開口３Ａを通じてＲＩＥによ
ってイオン性の強い条件下で異方性エッチングを行って
開口３Ａに良く合致する開口２Ａを穿設する。
層２に対し、マスク層３の開口３Ａを通じてＲＩＥによ
ってイオン性の強い条件下で異方性エッチングを行って
開口３Ａに良く合致する開口２Ａを穿設する。
【００２７】このＲＩＥは、例えばＣＨＦ３ を５０ｓ
ｃｃｍの流量をもってエッチングを行う反応管内に送り
込み、０．０５Ｔｏｒｒの圧力下で、０．２５Ｗ／ｃｍ
３ で行う。
ｃｃｍの流量をもってエッチングを行う反応管内に送り
込み、０．０５Ｔｏｒｒの圧力下で、０．２５Ｗ／ｃｍ
３ で行う。
【００２８】次に、図３に示すように、層間絶縁層２に
、更に或る場合は、マスク層３をエッチングマスクとし
て例えば化学的ウェットエッチングによる等方性エッチ
ングによって、Ａｌより成る第１の配線層２１を開口２
Ａ及び３Ａを通じて、開口２Ａの周縁部下に入り込むが
浅いエッチングを行ってくびれ部６を有する凹部２１Ａ
を形成する。
、更に或る場合は、マスク層３をエッチングマスクとし
て例えば化学的ウェットエッチングによる等方性エッチ
ングによって、Ａｌより成る第１の配線層２１を開口２
Ａ及び３Ａを通じて、開口２Ａの周縁部下に入り込むが
浅いエッチングを行ってくびれ部６を有する凹部２１Ａ
を形成する。
【００２９】その後、或いは凹部２１Ａの形成前にマス
ク層３を除去し、凹部２１Ａ内を含んで開口２Ａを埋込
むようにＷを選択成長して図１に示す連結導体４を形成
する。
ク層３を除去し、凹部２１Ａ内を含んで開口２Ａを埋込
むようにＷを選択成長して図１に示す連結導体４を形成
する。
【００３０】このＷの選択成長は、例えば基体温度を
２６０℃として、Ｗ源のＷＦ６ と還元気体のＳｉＨ４
とキャリアガスのＨ２とを、各流量を１０ｓｃｃｍ，
７ｓｃｃｍ， １００ｓｃｃｍをもって送り込み、０．
２Ｔｏｒｒ 下で成長させる。このようにすると絶縁体
より成る層間絶縁層２上にはＷの成長が殆ど行われず導
電体のＡｌより成る第１の配線層２１、即ち凹部２１Ａ
内からのみＷの成長がなされる。このとき、そのくびれ
部６内にも良好にＷの成長が生じ、良好に凹部２１Ａと
開口２Ａ内とにＷが充填されることが確められた。
２６０℃として、Ｗ源のＷＦ６ と還元気体のＳｉＨ４
とキャリアガスのＨ２とを、各流量を１０ｓｃｃｍ，
７ｓｃｃｍ， １００ｓｃｃｍをもって送り込み、０．
２Ｔｏｒｒ 下で成長させる。このようにすると絶縁体
より成る層間絶縁層２上にはＷの成長が殆ど行われず導
電体のＡｌより成る第１の配線層２１、即ち凹部２１Ａ
内からのみＷの成長がなされる。このとき、そのくびれ
部６内にも良好にＷの成長が生じ、良好に凹部２１Ａと
開口２Ａ内とにＷが充填されることが確められた。
【００３１】このようにして連結導体４によって開口２
Ａが埋込まれて表面が平坦化された層間絶縁層２上に、
例えばＡｌを全面的に形成し、フォトリソグラフィによ
るパターンエッチングを行って所要のパターンの第２の
配線層２２を形成する。このようにすれば、開口２Ａ及
び凹部２１Ａ内のＷ連結導体４によって所定部が電気的
に連結されて、２層配線構造体が構成される。
Ａが埋込まれて表面が平坦化された層間絶縁層２上に、
例えばＡｌを全面的に形成し、フォトリソグラフィによ
るパターンエッチングを行って所要のパターンの第２の
配線層２２を形成する。このようにすれば、開口２Ａ及
び凹部２１Ａ内のＷ連結導体４によって所定部が電気的
に連結されて、２層配線構造体が構成される。
【００３２】尚、上述した例では、第１及び第２の配線
層２１及び２２の２層構造に本発明を適用した場合であ
るが、３層以上の配線層の積層構造において、配線層相
互を所定部において接続する構造を採る多層配線構造体
に本発明を適用することもできる。
層２１及び２２の２層構造に本発明を適用した場合であ
るが、３層以上の配線層の積層構造において、配線層相
互を所定部において接続する構造を採る多層配線構造体
に本発明を適用することもできる。
【００３３】また、上述した例では、連結導体がＷの場
合について説明したが、Ｍｏ， Ｃｕ等の他の金属とす
る場合にも適用でき、また各配線層もＡｌに限られるも
のではない。層間絶縁層２についてもＳｉＯ２に限らず
ＳｉＮ等各種絶縁層を用いることができる。
合について説明したが、Ｍｏ， Ｃｕ等の他の金属とす
る場合にも適用でき、また各配線層もＡｌに限られるも
のではない。層間絶縁層２についてもＳｉＯ２に限らず
ＳｉＮ等各種絶縁層を用いることができる。
【００３４】
【発明の効果】上述の本発明構成によれば、第１及び第
２の配線層２１及び２２の所定部間を層間絶縁層２の開
口２Ａに形成した連結導体４によって電気的に連結する
ものであるが、この連結導体４は、下層の第１の配線層
２１に形成した開口幅の大きい凹部２１Ａ内に入り込ん
で形成したので、この凹部２１Ａの開口縁のくびれ部６
の存在によって連結導体４が第１の配線２１と大なる接
触面積をもって良好に接触し、かつ強固に開口２Ａ内に
保持される。
２の配線層２１及び２２の所定部間を層間絶縁層２の開
口２Ａに形成した連結導体４によって電気的に連結する
ものであるが、この連結導体４は、下層の第１の配線層
２１に形成した開口幅の大きい凹部２１Ａ内に入り込ん
で形成したので、この凹部２１Ａの開口縁のくびれ部６
の存在によって連結導体４が第１の配線２１と大なる接
触面積をもって良好に接触し、かつ強固に開口２Ａ内に
保持される。
【００３５】したがって本発明によれば、冒頭に述べた
ように層間絶縁層２の開口２Ａ内にＡｌクラウンかＡｌ
粒子の付着物が存在しても第１及び第２の配線の接続を
低抵抗接触をもって電気的及び機械的に安定に連結する
ことができ、信頼性の向上をはかることができる。
ように層間絶縁層２の開口２Ａ内にＡｌクラウンかＡｌ
粒子の付着物が存在しても第１及び第２の配線の接続を
低抵抗接触をもって電気的及び機械的に安定に連結する
ことができ、信頼性の向上をはかることができる。
【図１】本発明による多層配線構造体の一例の要部の略
線的拡大断面図である。
線的拡大断面図である。
【図２】本発明による多層配線構造体の一例の一製造工
程図である。
程図である。
【図３】本発明による多層配線構造体の一例の一製造工
程図である。
程図である。
【図４】従来の多層配線構造体の一製造工程図である。
【図５】従来の多層配線構造体の一製造工程図である。
【図６】従来の多層配線構造体の一製造工程図である。
１ 基板
２ 層間絶縁層
２Ａ 開口
２１ 第１の配線
２１Ａ 凹部
２２ 第２の配線
Claims (1)
- 【請求項１】 少くとも第１の配線層と、これの上に
層間絶縁層を介して第２の配線層とが形成され、上記層
間絶縁層の上記第１及び第２の配線層の互いの接続部に
開口が穿設され、この開口内に連結導体が形成され、こ
の連結導体によって上記第１及び第２の配線層の電気的
接続がなされた多層配線構造体において、上記第１の配
線層に上記開口の周縁より広がる開口を有する凹部が形
成され、この凹部内に入り込んで選択金属成長による上
記連結導体が上記層間絶縁層の上記開口内に形成されて
成ることを特徴とする多層配線構造体。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417115A JPH04234147A (ja) | 1990-12-28 | 1990-12-28 | 多層配線構造体 |
| KR1019910022229A KR100230032B1 (ko) | 1990-12-28 | 1991-12-05 | 다층배선 구조체 |
| US07/815,060 US5288952A (en) | 1990-12-28 | 1991-12-30 | Multilayer connector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417115A JPH04234147A (ja) | 1990-12-28 | 1990-12-28 | 多層配線構造体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04234147A true JPH04234147A (ja) | 1992-08-21 |
Family
ID=18525249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2417115A Pending JPH04234147A (ja) | 1990-12-28 | 1990-12-28 | 多層配線構造体 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5288952A (ja) |
| JP (1) | JPH04234147A (ja) |
| KR (1) | KR100230032B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473120A (en) * | 1992-04-27 | 1995-12-05 | Tokuyama Corporation | Multilayer board and fabrication method thereof |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3967371A (en) * | 1970-01-06 | 1976-07-06 | Sescosem- Societe Europeenne Des Semi-Conducteurs Et De Microelectronique | Methods of manufacturing multilayer interconnections for integrated circuits and to integrated circuits utilizing said method |
| US4581679A (en) * | 1983-05-31 | 1986-04-08 | Trw Inc. | Multi-element circuit construction |
| JPS61236192A (ja) * | 1985-04-12 | 1986-10-21 | 株式会社日立製作所 | セラミツク基板の電極形成方法 |
| JPH01310591A (ja) * | 1988-06-09 | 1989-12-14 | Matsushita Electric Ind Co Ltd | プリント配線板 |
| EP0396806B1 (en) * | 1989-05-12 | 1994-02-02 | Ibm Deutschland Gmbh | Glass-ceramic structure and method for making same |
-
1990
- 1990-12-28 JP JP2417115A patent/JPH04234147A/ja active Pending
-
1991
- 1991-12-05 KR KR1019910022229A patent/KR100230032B1/ko not_active IP Right Cessation
- 1991-12-30 US US07/815,060 patent/US5288952A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100230032B1 (ko) | 1999-11-15 |
| US5288952A (en) | 1994-02-22 |
| KR920013675A (ko) | 1992-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5677237A (en) | Process for removing seams in tungsten plugs | |
| EP0164976B1 (en) | Method of producing a contact for a semiconductor device | |
| JPH0645329A (ja) | 高集積半導体装置およびその製造方法 | |
| JPH06104341A (ja) | 半導体集積回路およびその製造方法 | |
| KR20010014778A (ko) | 배리어 금속층을 구비하는 반도체 장치 및 그 제조 방법 | |
| KR19990083607A (ko) | 다층배선구조를형성하는방법 | |
| JP3027946B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0684827A (ja) | ゲルマニウム層を有する局部相互接続 | |
| JPH04234147A (ja) | 多層配線構造体 | |
| JP2004186590A (ja) | 半導体装置及びその製造方法 | |
| JP3308806B2 (ja) | 半導体装置及びその製造方法 | |
| JP2702007B2 (ja) | 半導体装置の製造方法 | |
| JPH0259618B2 (ja) | ||
| JP3208608B2 (ja) | 配線形成方法 | |
| JPH1022390A (ja) | 半導体装置の製造方法 | |
| JP3019453B2 (ja) | 半導体装置の製造方法 | |
| JPH079893B2 (ja) | 半導体装置の製造方法 | |
| US5663094A (en) | Process for producing semiconductor device with wire for three conductive layers | |
| JPH1074837A (ja) | 半導体装置及びその製造方法 | |
| KR100247643B1 (ko) | 금속 배선 형성용 반응 챔버 및 이를 이용한 반도체 소자의 금속배선 형성방법 | |
| JPH11154702A (ja) | 半導体装置及びその製造方法 | |
| JP2004039879A (ja) | 半導体装置の製造方法 | |
| KR100196228B1 (ko) | 반도체 집적회로의 배선 형성방법 | |
| JPS6240743A (ja) | 半導体装置の製造方法 | |
| JPH0629399A (ja) | 半導体装置の製造方法 |