JPH0423330A - ゲート電極形成方法 - Google Patents
ゲート電極形成方法Info
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- JPH0423330A JPH0423330A JP12389490A JP12389490A JPH0423330A JP H0423330 A JPH0423330 A JP H0423330A JP 12389490 A JP12389490 A JP 12389490A JP 12389490 A JP12389490 A JP 12389490A JP H0423330 A JPH0423330 A JP H0423330A
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Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲート電極形成方法に関するもので、ＭＥＳＦ
ＥＴ（ショットキーゲート電界効果トランジスタ）やＨ
ＥｋｉＴ（高電子移動度トランジスタ）の作製に使用さ
れる。
ＥＴ（ショットキーゲート電界効果トランジスタ）やＨ
ＥｋｉＴ（高電子移動度トランジスタ）の作製に使用さ
れる。
従来、ＭＥＳＦＥＴやＨＥＭＴの製造において、微細ゲ
ート電極を形成する方法として、電子線ビム露光を用い
て開ロバターンを作成し、スペーサリフトオフを用いる
方法が用いられている。
ート電極を形成する方法として、電子線ビム露光を用い
て開ロバターンを作成し、スペーサリフトオフを用いる
方法が用いられている。
しかしなから、電子線ビーム露光はスループットが低く
、パターン１仏の均一性が悪いなど、製造に用いるには
適さない。また、化合物半導体の場合には、チャージア
ップ現象か発生する不都合もある。
、パターン１仏の均一性が悪いなど、製造に用いるには
適さない。また、化合物半導体の場合には、チャージア
ップ現象か発生する不都合もある。
一方、光リソグラフィーを用いて開ロパターンヲ形成し
たスペースパターンでの場合では、良好な解像度が得ら
れない。例えば、ＮＡ（開口数）の大きなレンズを搭載
したｇ線、ｉ線のステラパラ用いても、スペースパター
ンの開口幅はせいぜい０．５〜０．６μｍ程度しか得ら
れない。
たスペースパターンでの場合では、良好な解像度が得ら
れない。例えば、ＮＡ（開口数）の大きなレンズを搭載
したｇ線、ｉ線のステラパラ用いても、スペースパター
ンの開口幅はせいぜい０．５〜０．６μｍ程度しか得ら
れない。
本発明はかかる問題点を解決することを課題としている
。
。
本発明に係るゲート電極形成方法は、基板上に第１の無
機材料膜を堆積する第１の工程と、ゲート電極を形成す
べき領域にレジストが残存させられたレジストパターン
を第１の無機材料膜上に形成する第２の工程と、第１の
無機材料膜上およびレジストパターン上に第２の無機材
料膜を堆積する第３の工程と、レジストパターンとその
上の第２の無機材料膜を除去し、形成すべきゲート電極
に対して反転した第２の無機材料膜のパターンを形成す
る第４の工程と、第２の無機材料膜のパターンをマスク
として第１の無機材料膜を選択的に除去し、第２の無機
材料膜に対して第１の無機材料膜がアンダーカットされ
た反転パターンを形成する第５の工程と、反転パターン
をマスクとしてゲート電極材料を堆積し、次いで反転パ
ターンを除去する第６の工程とを備えることを特徴とす
る〔作用〕 本発明によれば、レジストによって微細なラインパター
ン（残しパターン）か形成され、これによって無機材料
膜の反転パターンか形成される。
機材料膜を堆積する第１の工程と、ゲート電極を形成す
べき領域にレジストが残存させられたレジストパターン
を第１の無機材料膜上に形成する第２の工程と、第１の
無機材料膜上およびレジストパターン上に第２の無機材
料膜を堆積する第３の工程と、レジストパターンとその
上の第２の無機材料膜を除去し、形成すべきゲート電極
に対して反転した第２の無機材料膜のパターンを形成す
る第４の工程と、第２の無機材料膜のパターンをマスク
として第１の無機材料膜を選択的に除去し、第２の無機
材料膜に対して第１の無機材料膜がアンダーカットされ
た反転パターンを形成する第５の工程と、反転パターン
をマスクとしてゲート電極材料を堆積し、次いで反転パ
ターンを除去する第６の工程とを備えることを特徴とす
る〔作用〕 本発明によれば、レジストによって微細なラインパター
ン（残しパターン）か形成され、これによって無機材料
膜の反転パターンか形成される。
このため、極めて微細なゲート電極を形成し得る。
以下、添付図面を参照して本発明の詳細な説明する。
第１図は実施例に係るゲート電極形成方法の工程別素子
断面図である。まず、基板１０上にスパッタ法や熱ＣＶ
Ｄ法を用いて、第１の無機材料膜としてのＳ ｉＯ２膜
１１を堆積し、その上にレジストパターン１２を形成す
る（第１図（ａ）図示）。ここで、レジストパターン１
２は光りソグラフィ技術を用いてラインパターン（残し
パターン）として形成され、そのライン幅は０．２５〜
０．５μｍとすることかできる。一般に、光りソグラフ
ィを用いた場合、例えば先のｇ線、ｉ線ステッパを用い
た場合、スペースパターンか０，５〜０．６μｍしか解
像されないのに対し、ラインパターンは０，２５〜０．
３μｍが解像される。
断面図である。まず、基板１０上にスパッタ法や熱ＣＶ
Ｄ法を用いて、第１の無機材料膜としてのＳ ｉＯ２膜
１１を堆積し、その上にレジストパターン１２を形成す
る（第１図（ａ）図示）。ここで、レジストパターン１
２は光りソグラフィ技術を用いてラインパターン（残し
パターン）として形成され、そのライン幅は０．２５〜
０．５μｍとすることかできる。一般に、光りソグラフ
ィを用いた場合、例えば先のｇ線、ｉ線ステッパを用い
た場合、スペースパターンか０，５〜０．６μｍしか解
像されないのに対し、ラインパターンは０，２５〜０．
３μｍが解像される。
これは、オーバー露光により、マスク寸法から細らせた
パターンが形成できるためである。近年、進展の著しい
エキシマレーザ−ステラパラ用イレば、０．２μｍ以下
を解像することが容易である。
パターンが形成できるためである。近年、進展の著しい
エキシマレーザ−ステラパラ用イレば、０．２μｍ以下
を解像することが容易である。
次に、ＥＣＲ−ＣＶＤ法などを用いて、第２の無機材料
膜としてのＳｉＮ膜１膜上３面に堆積する（同図（ｂ）
図示）。しかる後に、レジストパターン］２を除去して
その上のＳｉＮ膜１膜上３フトオフすると、形成すべき
ゲート電極に対して反転したＳｉＮ膜１膜上３ターンが
形成される（同図（Ｃ）図示）。そこで、このＳｉＮ膜
１膜上３ターンをマスクとして、開口１４がら５ｔＯ３
膜１１を選択的に除去する（同図（ｄ）図示）。エッチ
ャントとしては、緩衝弗酸などのように、Ｓ ｉＯ２膜
１１に対するエツチングレートかＳｉＮ膜１膜上３する
よりも十分大きいものか望ましい。また、緩衝弗酸は基
板表面へのダメージか少ないので、特に適している。
膜としてのＳｉＮ膜１膜上３面に堆積する（同図（ｂ）
図示）。しかる後に、レジストパターン］２を除去して
その上のＳｉＮ膜１膜上３フトオフすると、形成すべき
ゲート電極に対して反転したＳｉＮ膜１膜上３ターンが
形成される（同図（Ｃ）図示）。そこで、このＳｉＮ膜
１膜上３ターンをマスクとして、開口１４がら５ｔＯ３
膜１１を選択的に除去する（同図（ｄ）図示）。エッチ
ャントとしては、緩衝弗酸などのように、Ｓ ｉＯ２膜
１１に対するエツチングレートかＳｉＮ膜１膜上３する
よりも十分大きいものか望ましい。また、緩衝弗酸は基
板表面へのダメージか少ないので、特に適している。
上記の工程により、Ｓ ｉＯ２膜１１は開口１４におい
てＳｉＮ膜１膜上３もアンダーカットされ、従ってヒサ
ンを有する反転パターンか形成される（同図（ｄ）図示
）。そこで、この反転パターンをマスクとして、ゲート
電極材料を真空蒸着する。
てＳｉＮ膜１膜上３もアンダーカットされ、従ってヒサ
ンを有する反転パターンか形成される（同図（ｄ）図示
）。そこで、この反転パターンをマスクとして、ゲート
電極材料を真空蒸着する。
これにより、ゲート電極材料層１５かＳｉＮ膜１膜上３
上開口１４で露出した基板１０上に形成される（同図（
ｅ）図示）。しかる後、Ｓ ｉＯ２膜１１、ＳｉＮ膜１
膜上３去してその上のゲート電極材料層１５をリフトオ
フすると、第１図（ｆ）の構造が得られる。
上開口１４で露出した基板１０上に形成される（同図（
ｅ）図示）。しかる後、Ｓ ｉＯ２膜１１、ＳｉＮ膜１
膜上３去してその上のゲート電極材料層１５をリフトオ
フすると、第１図（ｆ）の構造が得られる。
本発明者は上記実施例の有効性を確認するため、次のよ
うにしてＨＥＭＴを作製した。ＩｎＰ基板上にＩｎＰバ
ッファ層、ノンドープ１ｎＧａＡｓ層を厚さ１００Ａで
、ノンドープＡ、Ｑ Ｉｎ Ａｓスペーサ層を厚さ５０
Ａて、ｎ型ＡｇＩｎＡｓ層（４ｘ １０１７ｃｒｒＩ−
３）を厚さ５００Ａで、ＭＯＣＶＤを用いて成長した。
うにしてＨＥＭＴを作製した。ＩｎＰ基板上にＩｎＰバ
ッファ層、ノンドープ１ｎＧａＡｓ層を厚さ１００Ａで
、ノンドープＡ、Ｑ Ｉｎ Ａｓスペーサ層を厚さ５０
Ａて、ｎ型ＡｇＩｎＡｓ層（４ｘ １０１７ｃｒｒＩ−
３）を厚さ５００Ａで、ＭＯＣＶＤを用いて成長した。
次に、ソース・ドレインのオーミック電極を形成した後
、本発明の方法を用いてゲート電極を形成した。
、本発明の方法を用いてゲート電極を形成した。
すなわち、熱ＣＶＤを用いてＳ ｒ ０２を２５００Ａ
の厚さで形成し、ｉ線ステッパを用いて０，３μｍのラ
インパターンを形成した。その後、ＥＣＲ−ＣＶＤを用
いてＳｉＨ及びＮ２ガスにより、ＳｉＮ膜を２０００Ａ
の厚さに形成した。レジスト側面に若干形成されたＳｉ
Ｎは緩衝弗酸により除去して、リフトオフにより反転パ
ターンを得た。このＳｉＮの反転パターンをマスクにし
て、緩衝弗酸によりＳ ｉＯ２を除去した。この際の緩
衝弗酸は、ＨＦ ： ＮＨ４Ｆ−１： １００程度の薄
い液を用いた。ＥＣＲ−ＣＶＤによるＳｉＮと、熱ＣＶ
ＤによるＳ １０２のエツチング選択比は、約１：８０
であり、５１０２エツチングによりＳｉＮは殆ど後退し
ない。こうして、ヒサシを有する二層反転パターンを形
成し、これをマスクにしてゲート金属としてＰｔ／Ａｕ
を蒸着後、緩衝弗酸によりリフトオフして、ゲート長が
０．３１μｍのＨＥＭＴを得た。
の厚さで形成し、ｉ線ステッパを用いて０，３μｍのラ
インパターンを形成した。その後、ＥＣＲ−ＣＶＤを用
いてＳｉＨ及びＮ２ガスにより、ＳｉＮ膜を２０００Ａ
の厚さに形成した。レジスト側面に若干形成されたＳｉ
Ｎは緩衝弗酸により除去して、リフトオフにより反転パ
ターンを得た。このＳｉＮの反転パターンをマスクにし
て、緩衝弗酸によりＳ ｉＯ２を除去した。この際の緩
衝弗酸は、ＨＦ ： ＮＨ４Ｆ−１： １００程度の薄
い液を用いた。ＥＣＲ−ＣＶＤによるＳｉＮと、熱ＣＶ
ＤによるＳ １０２のエツチング選択比は、約１：８０
であり、５１０２エツチングによりＳｉＮは殆ど後退し
ない。こうして、ヒサシを有する二層反転パターンを形
成し、これをマスクにしてゲート金属としてＰｔ／Ａｕ
を蒸着後、緩衝弗酸によりリフトオフして、ゲート長が
０．３１μｍのＨＥＭＴを得た。
以上、詳細に説明した通り本発明では、レジストによっ
て微細なラインパターン（残しパターン）か形成され、
これによって無機材料膜の反転パターンが形成される。
て微細なラインパターン（残しパターン）か形成され、
これによって無機材料膜の反転パターンが形成される。
このため、極めて微細なゲート電極を形成し得る。本発
明によれば、通常の光りソグラフィを用いた露光で微細
ゲートを均一に再現性よく得られるので、電子線ビーム
露光を用いる必要がない。このため、スループットが高
く、また再現性、均一性にも優れる。また、光りソグラ
フィを用いた通常のスペーサリフトオフ法に比べ、短ゲ
ート長のゲート電極が得られるため高性能トランジスタ
を得ることができる。
明によれば、通常の光りソグラフィを用いた露光で微細
ゲートを均一に再現性よく得られるので、電子線ビーム
露光を用いる必要がない。このため、スループットが高
く、また再現性、均一性にも優れる。また、光りソグラ
フィを用いた通常のスペーサリフトオフ法に比べ、短ゲ
ート長のゲート電極が得られるため高性能トランジスタ
を得ることができる。
第１図は本発明のゲート電極形成方法の実施例を示す工
程別の素子断面図である。 １０・・一基板、１１・・・Ｓ ｊＯ２膜、１２・・・
レジストパターン、 ３ ・・ Ｎ膜、 ４・・・開口、 ５・・・ケ ト電極材料層。
程別の素子断面図である。 １０・・一基板、１１・・・Ｓ ｊＯ２膜、１２・・・
レジストパターン、 ３ ・・ Ｎ膜、 ４・・・開口、 ５・・・ケ ト電極材料層。
Claims (1)
- 基板上に第１の無機材料膜を堆積する第１の工程と、
ゲート電極を形成すべき領域にレジストが残存させられ
たレジストパターンを前記第１の無機材料膜上に形成す
る第２の工程と、前記第１の無機材料膜上およびレジス
トパターン上に第２の無機材料膜を堆積する第３の工程
と、前記レジストパターンとその上の前記第２の無機材
料膜を除去し、形成すべきゲート電極に対して反転した
前記第２の無機材料膜のパターンを形成する第４の工程
と、前記第２の無機材料膜のパターンをマスクとして前
記第１の無機材料膜を選択的に除去し、前記第２の無機
材料膜に対して前記第１の無機材料膜がアンダーカット
された反転パターンを形成する第５の工程と、前記反転
パターンをマスクとしてゲート電極材料を堆積し、次い
で前記反転パターンを除去する第６の工程とを備えるこ
とを特徴とするゲート電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12389490A JPH0423330A (ja) | 1990-05-14 | 1990-05-14 | ゲート電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12389490A JPH0423330A (ja) | 1990-05-14 | 1990-05-14 | ゲート電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423330A true JPH0423330A (ja) | 1992-01-27 |
Family
ID=14871975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12389490A Pending JPH0423330A (ja) | 1990-05-14 | 1990-05-14 | ゲート電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423330A (ja) |
-
1990
- 1990-05-14 JP JP12389490A patent/JPH0423330A/ja active Pending
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