JPH0422167A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置およびその製造方法に係わり、特
にＬＯＧＯ５酸化膜により素子分離を行なう半導体装置
およびその製造方法に関する。

（従来の技術） ＬＯＣＯ３酸化膜により素子分離を行なう従来の半導体
装置としてバイポーラ素子を含んだ装置を例にとり、そ
の−製造工程中の断面を第１３図に示す。

同図に示すように、ｐ型シリコン基板ユ００の主表面に
は高不純物濃度ｎ゛型埋込層１０２が選択的に形成され
ており、さらに基板１００上にはｎ型シリコンエピタキ
シャル層１０４が形成されている。エピタキシャル層１
０４内にはこれの主表面から埋込層１０２に到達するま
で深い拡散が行なわれた高不純物濃度ｎ＋型型数散層０
６と、これの主表面から基板１００に到達するまで深い
拡散が行なわれた高不純物濃度ｐ゛型素子分離拡散層１
０８とか形成されている。また、エピタキシャル層１０
４の主表面にはＬＯＧＯ５酸化膜（フィールド絶縁膜）
が選択的に形成されており、エピタキシャル層１０４か
露出する箇所を素子８ｆ１域とする素子分離が行なわれ
ている。

また、周囲をＬＯＣＯ５酸化膜１１０、ｎ型拡散層１０
６およびｎ゛型埋込層］０２に囲まれたｎ型島状領域１
０４Ａ（エピタキシャル層）には、バイポーラ素子、例
えばＩＩＬ（Ｉ　ｎＬｅｇｒａｔｅｄ　Ｉ　ｎｊｅｃｔ
ｉｏｎ　　Ｌ　ｏｇｉｃ）等が将来形成される。

ところで、現在、半導体装置の高集積化が急速に進展し
ており、これに伴い装置内に形成される素子およびこれ
のパターン寸法か縮小化されつつある。もちろん、上述
した半導体装置もこうした技術の流れにのっており、高
集積化の一途を急速に辿っている。

さて、このような半導体装置の高集積化の流れのなかで
、上述した半導体装置では次のような問題が発生してい
る。

半導体装置を高集積化、すなわち素子およびこれのパタ
ーン寸法の縮小化が進展すると、ＬＯＧＯ３酸化膜１１
０の端部１１４で、エピタキシャル層１０４内に転位欠
陥１１６が多量に発生する。なかでも、周囲をＬ　’Ｏ
ＣＯＳ酸化膜１１４、ｎ゛型抵拡散層１０６よびｎ゛゛
埋込層１０２に囲まれたｎ型島状領域１０４Ａの、特に
ＬＯＣＯＳ酸化膜端部１１４において、転位欠陥１１６
か多量に発生する。

このような転位欠陥を擁したエピタキシャル層１０４に
バイポーラ素子等を形成すると、素子に不良か発生し、
半導体装置の信頼性を低下させているとともに、歩留り
の低下を招いている。不良の例としては、例えばコレフ
タルエミッタ接合リークの増大、トランジスタノイズの
増大等を挙げることができる。

転位欠陥１１６発生の原因については様々な要因が推測
されるが、主たる要因には以下のようなことか推測され
る。

ます、ＬＯＣＯ８酸化膜１１０からエピタキシャル層１
０４に及はされる圧縮応力か非常に大きい。特にＬＯＣ
Ｏ５端部１１４においては、ｎ４型拡散層１０６等から
の影響を顕著に受け、その応力集中は最大となる。

また、特に工、ピタキシャル層１０４のうち、周囲をＬ
ＯＧＯ８酸化膜１１０、ｎ“型拡散層１０６およびｎ゛
゛埋込層１０２により囲まれた島状領域１０４Ａに加わ
る圧縮応力は顕著に大きい。なかでも図中１１２に示す
ＬＯＣＯ５酸化膜端部１１４と、ＬＯＣＯ５酸化膜１１
０下部に存在するｎ′″型拡散拡散層１０６型エピタキ
ンヤル層１０４との境界面とか近接すればするはと、そ
の応力集中は大きくなる。

さらに基板］００あるいはエピタキシャル層１０２等に
重金属（Ｆｅ、Ｃｕ等）等の有害不純物か混入すると、
シリコンの降伏応力の低下を生じる。このため、基板１
００あるいはエピタキシャル層１０２等において塑性変
形か起きやすくなり、転位欠陥１１６がより発生しやす
くなる。

（発明か解決しようとする課題） 以上のように、特にＬＯＧＯ５酸化膜によって素子分離
を行なう半導体装置を高集積化していくと、素子か形成
されるエピタキシャル層に転位欠陥か多量に発生すると
いう問題かあった。

この発明は上述のような問題点に鑑み為されたもので、
その目的は、ＬＯＣＯ８酸化膜か形成されるエピタキシ
ャル層において、これに加わる圧縮応力の軽減を達成し
、しかも重金属等による降伏応力の低下を防止して転位
欠陥の発生を抑制するとともに、高信頼性、かつ高歩留
りで製造できる半導体装置およびその製造方法を提供す
ることにある。

［発明の構成］ （課題を解決するための手段） この発明の半導体装置は、 （イ）　第１導電型の半導体基板の主表面に選択的に形
成された第２導電型の第１の拡散層と、前記基板の主表
面上に形成された第２導電型のエピタキシャル層と、 前記エピタキシャル層内の主表面から前記基板に到達す
゛るように形成された第１導電型の第２の拡散層と、 前記エピタキシャル層内の主表面から前記第１の拡散層
に到達するように形成された第２導電型の第３の拡散層
と、 前記エピタキシャル層の主表面上に選択的に形成された
素子分離領域と、 前記素子分離領域形成箇所以外を素子領域とする半導体
装置において、 前記素子分離領域下部には前記第３の拡散層の一部か存
在しており、二の第３の拡散層の一部と前記エピタキシ
ャル層との境界面が、前記素子分離領域と前記素子領域
との境界に対して少なくとも、 ０．９μｍ以上 離れていることを特徴とする。

さらに（イ）項記載の半導体装置において、（ロ）　前
記基板の主表面から少なくとも３０μｍ以上離以上前記
基板の内部領域に、格子間酸素析出による微小欠陥領域
をさらに有しており、前記微小欠陥領域の格子間酸素析
出密度が、７、ＯＸ　１０３ｃ　ｍ　−２以上２．ＯＸ
　１０５ｃ　ｍ−２以下であること。

（ハ）　前記基板と前記エピタキシャル層との境界面に
おける前記第１の拡散層の不純物濃度が１、ＯＸ　１０
”ｃ　ｍ　−３以上３．ＯＸ　１０１９ｃ　ｍ　−３以
下であること。

（ニ）　前記エピタキシャル層の膜厚が、１．０μｍ以
上 であること。

（ホ）　前記素子分離領域下部に前記第２の拡散層が存
在しており、前記素子分離領域と前記第２の拡散層との
境界面における前記第２の拡散層の不純物濃度が、 ４、ＯＸ　１０１８ｃ　ｍ　−’以下 であること。

（へ）　前記素子分離領域と前記第３の拡散層との境界
面における前記第３の拡散層の不純物濃度が、 ５、ＯＸ　１０１９ｃ　ｍ　”−３以下であること。

以上５項のうち、少なくとも一つを具備することを特徴
とする。

また、その製造方法は、 （ａ）　　第１導電型の半導体基板の主表面に選択的に
第２導電型の第１の拡散層を形成する工程と、 （ｂ）　　前記基板の主表面上に第２導電型のエピタキ
シャル層を形成する工程と、 （Ｃ）　　前記エピタキシャル層内の主表面から前記基
板に到達するように第１導電型の第２の拡散層を形成す
る工程と、 （ｄ）　　前記エピタキシャル層内の主表面から前記第
１の拡散層に到達するように第２導電型の第３の拡散層
を形成する工程と、 （ｅ）　　前記エピタキシャル層の主表面上に選択的に
素子分離領域を形成する工程と、の結合からなる半導体
装置の製造方法において、 前記（ｅ）の工程で、前記エピタキシャル層の主表面上
に膜厚ｔ　５ｌｌＪ２なるシリコン酸化膜および前記シ
リコン酸化膜上に膜厚ｔ　ＳＩＮなるシリコン窒化膜を
、これらの膜厚比（ｔｓ：Ｎ／ｌｓ：。２）が０．７以
下になるように形成し、 前記酸化膜および窒化膜を選択的に除去し前記エピタキ
シャル層を露出させ、 前記露出した箇所に温度１０００〜１０５０℃の範囲て
熱酸化を行い、素子分離領域を形成することを特徴とす
る。

（作用） 上記のような半導体装置にあっては、 前記第３の拡散層の一部と前記エピタキシャル層との境
界面が、前記素子分離領域と前記素子領域との境界から
、少なくとも０，９μｍ以上離れており、前記境界と第
３の拡散層との距離が充分に離されるので、前記境界、
すなわち、ＬＯＧＯ３酸化膜端部における応力集中が緩
和される。

また、１ｉ７ｉ記基板の内部領域に格子間酸素析出によ
る微小欠陥領域を設けることにより、この領域に重金属
等の有害不純物がゲッタリングされ、しかもこの欠陥領
域か前記基板の主表面から少なくとも３０μｍ０μｍ以
上基板内部筒域に形成されているので、前記主表面上に
転位欠陥の少ないエピタキシャル層か形成される。

かつ前記微小欠陥領域の格子間酸素析出密度が７．ＯＸ
　）０３ｃ　ｍ−２以上２．ＯＸ　１０５ｃ　ｍ−２以
下であることにより、上述のゲッタリングの作用および
転位欠陥の少ないエピタキシャル層成長作用の要件を双
方とも損なうことがなくなる。

また、前記基板と前記エピタキシャル層との境界面にお
ける前記第１の拡散層の不純物濃度が１、ＯＸ　１０１
９ｃ　ｍ　’−３以上３．Ｏｘ　１０１９ｃ　ｍ　　’
以下であることにより、この第１の拡散層上に転位欠陥
の少ないエピタキシャル層が形成される。

また、前記エピタキシャル層の膜厚か１０μｍ以上であ
ることにより、エピタキシャル層の体積が大きくなる。

これにより、例えば周囲を異種領域により囲まれる島状
領域にあっては、これの異種領域に接する表面積を大き
くでき、島状領域に加わる圧縮応力が緩和される。同時
にエピタキシャル層は充分に厚い膜厚を持つようになる
ので、特に素子分離領域からの圧縮応力により生じる転
位欠陥がエピタキシャル層全体に及はされにくい構造と
なる。

また、前記素子分離領域下部において、前記素子分離領
域と前記第２の拡散層との境界面における前記第２の拡
散層の不純物濃度が４．ＯＸＩＯ’８ｃｍ−３以下、並
びに前記素子分離領域と前記第３の拡散層との境界面に
おける前記第３の拡散層の不純物濃度が５．０　Ｘ　１
０１９ｃ　ｍ−３以下であることにより、素子分離領域
から、第２、第３の拡散層が受ける圧縮応力を軽減でき
るとともに、これに伴う転位欠陥が減少する。

その製造方法にあっては、 前記エピタキシャル層の主表面上に膜厚ｔ　５１０２な
るシリコン酸化膜、前記シリコン酸化膜上に膜厚ｔ　Ｓ
ＩＮなるシリコン窒化膜を、これらの膜厚比（ｔ　ＳＩ
Ｎ　／　ｔ　５１０２）が０．７以下になるように形成
し、これらを選択的に除去し前記エピタキシャル層を露
出させ、この露出した箇所に温度１０００〜１０５０℃
の範囲て熱酸化を行って素子分離領域を形成することに
より、素子分離領域の形成中、エピタキシャル層に対し
て及はされる圧縮応力が軽減される。

（実施例） 以下、図面を参照してこの発明の一実施例をその製造方
法とともに説明する。

第１図（ａ）乃至第１図（ｍ）はこの発明の一実施例に
係わる半導体装置を製造工程順に示した断面図、第２図
は第１図（ｅ）の断面を１ｅ−１ｅ線に有する装置の平
面図である。

まず、第１図（ａ）に示すように、例えばｐ型で、格子
間酸素濃度がＩ　Ｑ　”ｃ　ｍ−’程度になるように製
造されたシリコン基板１００（ウェーハ）を用意する。

次いで、同図（ｂ）に示すように、基板１００上に、ホ
トレジストを塗布し、写真蝕刻法を用いてパターニング
を行ない、基板１００の主表面が露出する開孔部を有す
るホトレジストパターン２００を形成する。次いで、例
えばＣＶＤ法を用い、ｎ型不純物（Ａｓ、Ｐ、Ｓｂ等）
を含有した、例えば絶縁膜２０２等を形成する。次いで
、熱処理することにより上述の開孔部を介して基板１０
０内にｎ型不純物を拡散させ、高不純物濃度のｎ＋型埋
込層１０２を形成する。

次いて、同図（Ｃ）に示すように、ホトレジスト２００
およびポリシリコン層２０２を除去した後、例えばエピ
タキシャル技術を用いてｎ型シリコンエピタキシャル層
１０４を形成する。図中において、基板１００とエピタ
キシャル層１０４との境界面１０３を一点鎖線によって
示す。

なお、この発明では、最終熱処理工程終了後、境界面１
０３における埋込層１０２の不純物濃度Ｎ１を、１．０
　Ｘ　１０１９Ｃｍ−３以上３．ＯＸ　１０１９ｃ　ｍ
　−３以下になるようにｎ型不純物の導入量を制御する
。

また、エピタキシャル層１０４の膜厚ｔ２は、基板１０
０の主表面から１．０μｍ以上、望ましくは４，０μｍ
以下となるように形成する。

次いて、同図（ｄ）に示すように、例えば熱酸化等によ
り図示せぬシリコン酸化膜を形成し、次いて、パターニ
ングを行ないエピタキシャル層１０４の主表面か露出す
る開孔部を有するシリコン酸化膜パターンを形成する。

次いて、例えばｎ型不純物（Ｂ）のイオン注入を行ない
、上述の開孔部を介してエピタキシャル層１０４内にｎ
型不純物を導入する。次いて、ＣＶＤ法を用いて図示せ
ぬ絶縁膜を形成した後、熱処理（キャップ・アニール）
を行ない、エピタキシャル層１０４内にこれの主表面か
ら基板１００に到達するまでｎ型不純物を拡散した高不
純物濃度ｐ“型素子分離拡散層１０８を形成する。次い
て、図示せぬシリコン酸化膜および絶縁膜を除去した後
、ホトレジストを全面に塗布し、写真蝕刻法を用いてパ
ターニングを行ない、エピタキシャル層１０４の主表面
か露出する開孔部を有するホトレジストパターン２０４
を形成する。次いて、例えばＣＶＤ法を用い、例えばｎ
型不純物（Ａｓ、Ｐ、Ｓｂ等）を含有した絶縁膜２０６
等を全面に形成する。次いて、熱処理することにより上
述の開孔部を介Ｌ７てエピタキシャル層１０４内に０型
不純物を拡散させ、エピタキシャル層１０４内にこれの
主表面がら埋込層１０２に到達する高不純物濃度ｎ゛型
抵拡散層０６を形成する。

次いて、同図（ｅ）に示すように、ホトレジスト２０４
および絶縁膜２０６を除去した後、例えば熱酸化により
膜厚ｊ　５１０２なるシリコン酸化膜２０８を全面に形
成する。次いで、例えばＣＶＤ法を用いて膜厚ｔ　Ｓｉ
Ｎなるシリコン窒化膜２１０を形成する。次いで、写真
蝕刻法を用いてシリコン窒化膜２１０およびシリコン酸
化膜２０８を、ＬＯＣＯ５酸化膜（素子分離領域）を形
成すべき領域に対応して選択的に除去する。次いで、温
度１０００〜１０５０℃の範囲で熱酸化を行い、ＬＯＣ
Ｏ３酸化膜１１０を形成する。

この時、ｐ型シリコン基板１００には、主表面からの深
さｔｌが約３０μｍ以上の内部領域に格子間酸素析出密
度Ｄ１が７．ＯＸ　１０３ｃ　ｍ　−２以上２、ＯＸ　
ＩＱ５ｃ　ｍ−２以下である微小欠陥領域１０１か出現
する。この微小欠陥領域１０１は重金属等の有害不純物
のゲッタリング効果を有する。

また、この発明では、シリコン酸化膜２０８の膜厚ｔ　
５ｉ０２と、シリコン窒化膜２１０の膜厚ｔ　ＳＩＮと
の比（ｔ　ＳＩＮ　／　ｔ　５１０２）を０．７以下に
設定する。かっＬＯＣＯ５酸化膜１１０を形成する際の
熱酸化法は、温度１０００〜１０５０’Ｃの範囲で行な
う。

さらに、最終熱処理工程終了後、ＬＯＧＯ３酸化膜１１
０とｐ＋型素子分離拡散層１０ｇとの境界面における拡
散層１０８の不純物濃度Ｎ２を、４、ＯＸ　１０”ｃ　
ｍ−’以下になるようにｎ型不純物の導入量を制御する
。

さらに、最終熱処理工程終了後、ＬＯＣＯ３酸化膜１１
０とｎ゛型型数散層１０６の境界面における拡散層１０
６の不純物濃度Ｎ３を、５．ｏ×１０１１０ｌ９’以下
になるようにｎ型不純物の導入量を制御する。

さらに、ＬＯＣＯ５酸化膜端部１１４と、ＬＯＧＯ８酸
化膜１１０下部に存在するｎ°型型数散層１０６ｎ型エ
ピタキシャル層〕０４との境界面との距離Ｗ１が、０．
９μｍ以上離れるようにＬＯＣＯ５酸化膜１１０を形成
する。

また、熱酸化後の装置の平面図を、第２図に同一の参照
符号を付して示す。第２図では第１図（ｅ）に相当する
断面を、１ｅ−１ｅ線に有している。なお、第２図はシ
リコン酸化膜２０８およびシリコン窒化膜２１０の除去
後を示している。

次いて、同図（ｆ）に示すように、シリコン酸化膜２０
８とともにシリコン窒化膜２１０を除去した後、例えば
ＣＶＤ法を用いてアンドープ・ポリシリコン層を堆積し
、次いで、これを、写真蝕刻法を用いて選択的に除去し
て集積回路の抵抗を構成する高抵抗層パターン２１２を
形成する。

次いて、例えば熱酸化により、全面にシリコン酸化膜２
１４を形成する。

次いて、同図（ｇ）に示すように、ホトレジスト２１６
を全面に塗布し、写真蝕刻法に用いて将来１１Ｌのｐ−
型内部ベース領域となる領域に対応した開孔部２］７を
形成する。次いで、ホトレジスト２１６をマスクにして
、例えばボロンをエピタキシャル層１０４に対してイオ
ン注入し、１１Ｌのｐ−型内部ベース頭載２１８になる
へき箇所にｎ型不純物を導入する。

次いて、同図（ｈ）に示すように、ホトレジスト２１６
を除去した後、再度、ホトレジスト２２０を全面に塗布
し、写真蝕刻法を用いて将来バーチカルｎｐｎ型ハイポ
ーラトランンスタの外部ベース領域、ラテラルｐｎｐ型
ハイポーラトランンスタの外部エミッタ／コレクタ領域
およびＩＩＬの外部へ〜ス／インジェクタ領域となる領
域に対応した開孔部２２１を形成する。また、このとき
、高抵抗層パターン２１２の上部にも開孔部２２１を形
成する。次いて、ホトレジスト２２０をマスクにして、
例えばボロンをエピタキシャル層１０４に対してイオン
注入゛し、上述した各種領域２２２になるべき箇所にｎ
型不純物を導入する。

次いて、同図（ｉ）に示すように、ホトレジスト２２０
を除去した後、熱処理（ブリ・アニル）を行ない、エピ
タキシャル層１０４内に導入されたボロンをある程度活
性化させる。次いて、ホトレジスト２２４を全面に塗布
し、写真蝕刻法を用いて将来バーチカルｎｐｎ型バイポ
ーラトランジスタの外部／内部ベース領域、ラテラルｐ
ｎｐ型バイポーラトランジスタのコレクタ領域、１１Ｌ
の外部ベース／インジェクタ領域、高抵抗層パターン２
１２およびＬＯＣＯ８酸化膜１１０上に対応した開孔部
２２５を形成する。次いて、ホトレジスト２２４をマス
クにして、例えばボロンをイオン注入し、上述した各種
領域にｎ型不純物を導入する。このとき、バーチカルｎ
ｐｎ型バイポーラトランジスタのｐ−型内部ベース領域
２２６が形成される。

次いて、同図（ｊ）に示すように、ホトレジスト２２４
を除去した後、熱処理（ポスト・アニル）を行ない、エ
ピタキシャル層１０４内に導入されたボロンを活性化す
る。次いて、ホトレジスト２２８を全面に塗布し、写真
蝕刻法を用いてｎ＋型型機散層１０６ＩＩＬのｐ−型内
部ベース領域２１８およびバーチカルｎｐｎ型バイポー
ラトランジスタのｐ−型内部ベース領域２２６に対応し
た開孔部２２９を形成する。次いて、ホトレジスト２２
８をマスクに、開孔部２２９内部に露出したシリコン酸
化膜２１４を除去する。

次いで、同図（ｋ）に示すように、ＣＶＤ法を用いて全
面にポリシリコン層を形成し、次いて、このポリシリコ
ン層に対してｎ型不純物、例えばヒ素のイオン注入を行
なう。次いて、熱処理を行ない　ポリシリコン層に導入
されたヒ素を、ＩＩＬのｐ−型内部ベース領域２１８内
のｎ°型コレクタ領域２３１となる領域、およびバーチ
カルｎｐｎ型バイポーラトランジスタのｐ−型内部ベー
ス領域２２６内のｎ″″型エミッタ領域２３２となる領
域に対して拡散する。次いて、写真蝕刻法を用いてポリ
シリコン層を所定のポリシリコン電極パターン２３０形
状にパターニングする。次いで、温度９００℃で熱酸化
を行ない、主にポリシリコン電極パターン２３０の表面
にシリコン酸化膜２３３を形成する。

次いて、同図（１）に示すように、ＣＶＤ法を用いて全
面にＣＶＤシリコン酸化膜２３４を形成する。次いで、
熱処理を行ない、ＩＩＬのｎ゛型コレクタ鎮領域３１お
よびバーチカルｎｐｎ型バイポ〜ラトランジスタのｎ“
型エミッタ領域２３２を活性化させる。次いで、ＣＶＤ
法を用いて全面にシリコン窒化膜２３６を形成する。次
いで、全面にホトレジスト２３８を塗布し、写真蝕刻法
を用いて装置の所定箇所に対応した開孔部を形成し、次
いて、ホトレジスト２３８をマスクにして開孔部内に露
出したシリコン窒化膜２３６、シリコン酸化膜２３４を
除去し、所定箇所に到達するコンタクト孔２３９を開孔
する。

次いて、同図（ｍ）に示すように、スパッタ法を用いて
全面にアルミニウム層を形成し、次いで、このアルミニ
ウム層を、写真蝕刻法を用いて所定のアルミニウム配線
パターンにパターニングする。同図にはアルミニウム配
線のうち、Ｂ　、　ベース配線 Ｅ　：　エミッタ配線 Ｃ：　コレクタ配線 Ｉｎｊ・　インジェクタ配線 ｊｕｍｐｅｒ：　　Ｉ　Ｉ　Ｌからの論理出力配線Ｉｎ
ｃ：　　その他の配線 等が図示されている。

以上の工程をもって本発明に係わる半導体装置の構造を
有したバイポーラ集積回路半導体装置か完成する。

同図の集積回路において、Ｒは回路の抵抗を構成する領
域、Ｖ−ＮＰＮはバーチカルｎｐｎ型バイポーラトラン
ジスタを構成する領域、Ｌ−ＰＮＰはラテラルｐｎｐ型
バイポーラトラレジスタを構成する領域、ＩＪＬは［Ｉ
Ｌを構成する領域である。

さらに同図に示されるＩＩＬを構成する領域には、周囲
をＬＯＣＯ３酸化膜１１０、埋込層１０２および拡散層
１０６て囲まれた島状領域１０４Ａか形成されている。

上述のような構成の半導体装置では、 ＬＯＧＯＳ酸化膜により素子分離を行なうので、エピタ
キシャル層１０４中転位欠陥が多発するおそれがあるが
、上述したｔｌ、Ｎ２、Ｄｌ、Ｗｌ、Ｎ１、Ｎ２および
Ｎ３を、実施例のごとき値に設定することで、エピタキ
シャル層１０４中の転位欠陥を略皆無にすることができ
る。この効果は、島状領域］０４Ａにおいて、特に大き
い。この結果、形成されるＩＩＬ等のバイポーラ素子に
おいて、その不良が軽減され、信頼性が高くなるととも
に、高歩留りで製造することが可能になる。

第３図は上述したような製造方法により製造したバーチ
カルｎｐｎ型バイポーラトランジスタ部分のみを抽出し
、略的に示した斜視図である。

第３図において第１図および第２図と同一の部分につい
ては同一の参照符号を付す。

又、同図に示すバーチカルｎｐｎ型バイポラトランジス
タは、上述した装置のＩＩＬ部に用いたような平面的に
環状に形成されたｎ＋型型数散層１０６有している。こ
れにより、エピタキシャル層１０４には、ＬＯＣＯ３酸
化膜１１０、埋込層１０２およびｎ“型拡散層１０６に
より周囲を囲まれた島状領域１０４Ａか形成される。

同図のトランジスタに示すように、この発明では、格子
間酸素濃度０１が１０１８ｃｍ−３程度になるように製
造された基板１００を用い、この基板１００が熱処理さ
れることよって、これの主表面からの深さｔｌが少なく
とも３０μｍ以上の基板１００の内部領域に、酸素か析
出した微小欠陥領域１０１が形成される。

これは、第４図に示すように、深さｔｌを３０μｍ以上
に設定することにより製品の良品率が著しく向上するこ
とによる。

さらに、この微小欠陥領域１０１の格子間酸素析出密度
Ｄ１は、７．Ｏｘ１０３ｃｍ−２以上２、ＯＸ　１０’
　ｃ　ｍ−２以下になるようにする。

これは、第５図に示すように、Ｄｌが７．０×ｔｏ’ｃ
ｍ−２以上２．ＯＸ　１０’　ｃ　ｍ−２以下の時、製
品の良品率が著しく高まることによる。

また、基板１００の熱処理では、第６図の曲線Ｉに示す
ように、熱処理しない場合の曲線Ｈに比べ、Ｏｌに起因
したＤｌを高めることかできる。

そして、熱処理の条件を種々変更することにより、Ｄｌ
を上述の値になるよう制御することが可能になる。

また、基板１００上に形成されるエピタキシャル層１０
４の膜厚ｔ２を１．０μｍ以上とすることにより、エピ
タキシャル層内に形成される、特に島状領域１０４Ａの
異種領域に接する表面積を大きくてき、この島状領域１
０４Ａに加わる圧縮応力を軽減できることによる。

同様に、この発明では、ＬＯＣＯ３酸化膜端部１１４と
、ＬＯＣＯ３酸化膜１１０下部に存在するｎ４型拡散層
１０６とｎ型エピタキシャル層１０４との境界面との距
離Ｗ１を、０．９μｍ以上離して形成する。

これは、第７図に示すように、Ｗｌを ０．９μｍ以上に設定することで良品率が向上すること
による。

また、境界面１０Ｂにおける埋込層１０２の不純物濃度
Ｎ１を、１．ＯＸ　１０”ｃ　ｍ−３以上３．０×１０
１９ｃ　ｍ−’以下にする。

これは、第８図に示すように、Ｎ１が上述の範囲におい
て良品率か高いことによる。

また、ＬＯＧＯ９酸化膜１１０とｐ゛゛素子分離拡散層
１０８との境界面における拡散層１０８の不純物濃度Ｎ
２を、４．ＯＸ　１０”ｃ　ｍ　−３以下にする。

これは、第９図に示すように、Ｎ２を上述した値以下に
設定すると良品率か高いことによる。

また、ＬＯＧＯ５酸化膜１１０とｎ゛型型数散層１０６
の境界面における拡散層１０６の不純物濃度Ｎ３を、５
．ＯＸ　１０１９ｃ　ｍ−３以下にするこれは、第１０
図に示すように、Ｎ３を上述した値以下に設定すると良
品率が高いことによる。

また、製造方法においてはＬＯＣＯ５酸化膜１１０形成
の際、シリコン酸化膜２０８の膜厚ｔ　５１０２とシリ
コン窒化膜２１０の膜厚ｔ　ＳＩＮとの比（ｔ　ＳＩＮ
　／　ｔ　ｓ：ｏ２）を０．７以下にする。

これは第１１図に示すように、（Ｎ５．Ｎ／１５１０２
）を上述した値以下に設定すると、やはり良品率が高い
ことによる。

さらに、この時、熱酸化を温度１０００〜１０５０℃の
範囲で行なう。

これは第１２図に示すように、熱酸化の温度を上述の範
囲で行ったとき、最も良品率が高くなることによる。

上述した全ての良品率は、特に第３図に示したような島
状領域１０４Ａを含むエピタキシャル層１０４における
転位欠陥の発生に起因しており、すなわち、良品率が高
いということは、転位欠陥が軽減されていることを示す
ものである。

なお、この発明は上述したような素子に限られることは
なく種々の素子に適用できることは言うまでもない。そ
して、ＬＯＧＯ５酸化膜により素子分離を行なう半導体
装置において、極めて有効なものである。特に上述のご
とき素子分離を多用するバイポーラＬＳＩ、Ｂｉ−ＭＯ
５ＬＳＩ。

Ｂｉ−ＣＭＯ５ＬＳＩ等には、その効果を最大限に発揮
することができる。

［発明の効果コ 以上説明したように、特にＬＯＧＯ５酸化膜により素子
分離を行なう半導体装置において、前記ＬＯＧＯ５酸化
膜によりエピタキシャル層に及ぼされる圧縮応力の軽減
が達成され、しかも重金属等による降伏応力の低下も併
せて防止される二とにより、高信頼性で、かつ高歩留り
で製造できる半導体装置およびその製造方法を提供でき
る。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｍ）この発明の一実施例に係
わる半導体装置をそれぞれ製造工程順に示した断面図、
第２図は第１図（ｅ）の平面図、第３図は一実施例に係
わるその他の半導体装置の斜視図、第４図はｔｌと良品
率との関係を示す図、第５図はＤｌと良品率との関係を
示す図、第６図はＯｉとＤｌとの関係を示す図、第７図
はＷｌと良品率との関係を示す図、第８図はＮ１と良品
率の とり関係を示す図、第９図はＮ２と良品率との関係を示
す図、第１０図はＮ３と良品率との関係を示す図、第１
１図はｔ　ＳＩＮ　／　ｔ　５１゜２と良品率との関係
を示す図、第１２図は熱酸化の温度と良品率との関係を
示す図、第１３図は従来の半導体装置の断面図である。 ］００・・ｐ型シリコン基板、１０１・・・微小欠陥領
域、］０２・・・ｎ゛゛埋込層、１０３・・・エピタキ
シャル層と基板との境界面、１０４・・・ｎ型エピ′タ
キシャル層、１０６・・・ｎ“型拡散層、］０８・・・
ｐ＋＋素子分離拡散層、１１０・・ＬＯＣＯ３酸化膜、
Ｗｌ・・ＬＯＣＯ５酸化膜端部とこれの下部のｎ＋型型
数散層ｎ型エピタキシャル層１０４との境界面との距離
、Ｄｌ・・・格子間酸素析出密度、ｔｌ・・・主表面か
らの深さ、Ｎ２・・・エピタキシャル層の膜厚、Ｎ１・
・・ｎ゛゛埋込層の不純物濃度、Ｎ２・・・ｐ°型素子
分離拡散層の不純物濃度、Ｎ３・・・ｎ゛型型数散層不
純物濃度。 出願人代理人　弁理士　鈴江武彦 第 図 第 図 ［ｃｍ’］ 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 （１）第１導電型の半導体基板の主表面に選択的に形成
   された第２導電型の第１の拡散層と、前記基板の主表面
   上に形成された第２導電型のエピタキシャル層と、 前記エピタキシャル層内の主表面から前記基板に到達す
   るように形成された第１導電型の第２の拡散層と、 前記エピタキシャル層内の主表面から前記第１の拡散層
   に到達するように形成された第２導電型の第３の拡散層
   と、 前記エピタキシャル層の主表面上に選択的に形成された
   素子分離領域と、 前記素子分離領域形成箇所以外を素子領域とする半導体
   装置において、 前記素子分離領域下部には前記第３の拡散層の一部が存
   在しており、この第３の拡散層の一部と前記エピタキシ
   ャル層との境界面が、前記素子分離領域と前記素子領域
   との境界に対して少なくとも、 ０．９μｍ以上 離れていることを特徴とする半導体装置。 （２）前記基板の主表面から少なくとも３０μｍ以上離
   れた前記基板の内部領域に、格子間酸素析出による微小
   欠陥領域をさらに有しており、前記微小欠陥領域の格子
   間酸素析出密度が、７．０×１０＾３ｃｍ＾−＾２以上
   ２．０×１０＾５ｃｍ＾−＾２以下であることを特徴と
   する請求項（１）記載の半導体装置。 （３）前記基板と前記エピタキシャル層との境界面にお
   ける前記第１の拡散層の不純物濃度が、１．０×１０＾
   １＾９ｃｍ＾−＾３以上３．０×１０＾１＾９ｃｍ＾−
   ＾３以下であることを特徴とする請求項（１）記載の半
   導体装置。 （４）前記エピタキシャル層の膜厚が、 １．０μｍ以上 であることを特徴とする請求項（１）記載の半導体装置
   。 （５）前記素子分離領域下部に前記第２の拡散層が存在
   しており、前記素子分離領域と前記第２の拡散層との境
   界面における前記第２の拡散層の不純物濃度が、 ４．０×１０＾１＾８ｃｍ＾−＾３以下 であることを特徴とする請求項（１）記載の半導体装置
   。 （６）前記素子分離領域と前記第３の拡散層との境界面
   における前記第３の拡散層の不純物濃度が、 ５．０×１０＾１＾９ｃｍ＾−＾３以下 であることを特徴とする請求項（１）記載の半導体装置
   。 （７）（ａ）第１導電型の半導体基板の主表面に選択的
   に第２導電型の第１の拡散層を形成する工程と、 （ｂ）前記基板の主表面上に第２導電型のエピタキシャ
   ル層を形成する工程と、 （ｃ）前記エピタキシャル層内の主表面から前記基板に
   到達するように第１導電型の第２の拡散層を形成する工
   程と、 （ｄ）前記エピタキシャル層内の主表面から前記第１の
   拡散層に到達するように第２導電型の第３の拡散層を形
   成する工程と、 （ｅ）前記エピタキシャル層の主表面上に選択的に素子
   分離領域を形成する工程と、 の結合からなる半導体装置の製造方法において、 前記（ｅ）の工程で、前記エピタキシャル層の主表面上
   に膜厚ｔ＿Ｓ＿ｉ＿Ｏ＿２なるシリコン酸化膜および前
   記シリコン酸化膜上に膜厚ｔ＿Ｓ＿ｉ＿Ｎなるシリコン
   窒化膜を、これらの膜厚比（ｔ＿Ｓ＿ｉ＿Ｎ／ｔ＿Ｓ＿
   ｉ＿Ｏ＿２）が０．７以下になるように形成し、 前記酸化膜および窒化膜を選択的に除去し前記エピタキ
   シャル層を露出させ、 前記露出した箇所に温度１０００〜１０５０℃の範囲で
   熱酸化を行い、素子分離領域を形成することを特徴とす
   る半導体装置の製造方法。