JPH04217372A - 絶縁ゲート形トランジスタ及びその製造方法 - Google Patents
絶縁ゲート形トランジスタ及びその製造方法Info
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- JPH04217372A JPH04217372A JP2403382A JP40338290A JPH04217372A JP H04217372 A JPH04217372 A JP H04217372A JP 2403382 A JP2403382 A JP 2403382A JP 40338290 A JP40338290 A JP 40338290A JP H04217372 A JPH04217372 A JP H04217372A
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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-
- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート形トランジス
タ、特に二重拡散形絶縁ゲート形トランジスタに関する
ものである。
タ、特に二重拡散形絶縁ゲート形トランジスタに関する
ものである。
【０００２】
【従来の技術】従来、電力用半導体装置として有効利用
できる二重拡散形ＭＯＳトランジスタ（以下、「ＤＭＯ
Ｓ」という）が報告されている。従来のＮ形チャネルＤ
ＭＯＳは、図１１及び図１２に示すような構造となって
いる。図１１はその平面図であり、図１２は図１１のＣ
−Ｃ切断線の断面図である。又、図１３に図１１，図１
２に対応する電気的な等価回路図を示す。各図面におい
て同一符号は同一構成であることを示す。
できる二重拡散形ＭＯＳトランジスタ（以下、「ＤＭＯ
Ｓ」という）が報告されている。従来のＮ形チャネルＤ
ＭＯＳは、図１１及び図１２に示すような構造となって
いる。図１１はその平面図であり、図１２は図１１のＣ
−Ｃ切断線の断面図である。又、図１３に図１１，図１
２に対応する電気的な等価回路図を示す。各図面におい
て同一符号は同一構成であることを示す。
【０００３】このＤＭＯＳにおいては、寄生ＮＰＮ形バ
イポーラトランジスタが存在する構造となる。ソース層
１３の直下のベース層１２内の拡散抵抗をＲＤ とすれ
ば図１１，図１２の構造図に対応する電気的な等価回路
図は図１３に示すようになる。即ち該寄生トランジスタ
のエミッタはＮ形ソース層１３、ベースはＰ形ベース層
１２、コレクタはＮ形ドレイン層１１にそれぞれに対応
している。又ベースとエミッタはソースコンタクト開孔
領域１４にて短絡している。
イポーラトランジスタが存在する構造となる。ソース層
１３の直下のベース層１２内の拡散抵抗をＲＤ とすれ
ば図１１，図１２の構造図に対応する電気的な等価回路
図は図１３に示すようになる。即ち該寄生トランジスタ
のエミッタはＮ形ソース層１３、ベースはＰ形ベース層
１２、コレクタはＮ形ドレイン層１１にそれぞれに対応
している。又ベースとエミッタはソースコンタクト開孔
領域１４にて短絡している。
【０００４】
【発明が解決しようとする課題】しかしながら従来のＤ
ＭＯＳにおいて、ドレイン電極１５，ソースコンタクト
開孔領域１４間にノイズ等の電圧パルスが印加されると
、そのノイズ電流ｉＢ は、ドレイン層１１とベース層
１２間の接合容量Ｃ１ 、ゲート電極１７とドレイン層
１１間の寄生容量Ｃ２ 、ゲート電極１７とベース層１
２間の寄生容量Ｃ３ を介してベース層１２に流れ込み
ソース層１３直下を通ってソースコンタクト開孔領域１
４へ至る。その際、ベース層１２内部の拡散抵抗ＲＤ
によりベース層１２とドレイン層１１との近傍部１６の
電位はソースコンタクト開孔領域１４より
ＭＯＳにおいて、ドレイン電極１５，ソースコンタクト
開孔領域１４間にノイズ等の電圧パルスが印加されると
、そのノイズ電流ｉＢ は、ドレイン層１１とベース層
１２間の接合容量Ｃ１ 、ゲート電極１７とドレイン層
１１間の寄生容量Ｃ２ 、ゲート電極１７とベース層１
２間の寄生容量Ｃ３ を介してベース層１２に流れ込み
ソース層１３直下を通ってソースコンタクト開孔領域１
４へ至る。その際、ベース層１２内部の拡散抵抗ＲＤ
によりベース層１２とドレイン層１１との近傍部１６の
電位はソースコンタクト開孔領域１４より
【０００５】
【数１】ＶＢ ＝ｉＢ ×ＲＤ
だけ高くなる。そしてＶＢ がＰＮ接合の順方向電圧よ
り大きくなるとベース層のドレイン層との近傍部１６に
てベース層１２へ流れ込んだノイズ電流ｉｂ は、その
ままソース層１３へ流れ込み、寄生トランジスタのベー
ス電流となる。するとこの寄生トランジスタはオン状態
となり、寄生トランジスタが作動することになる。
り大きくなるとベース層のドレイン層との近傍部１６に
てベース層１２へ流れ込んだノイズ電流ｉｂ は、その
ままソース層１３へ流れ込み、寄生トランジスタのベー
ス電流となる。するとこの寄生トランジスタはオン状態
となり、寄生トランジスタが作動することになる。
【０００６】寄生トランジスタに電流が流れることによ
り寄生トランジスタの温度が上昇する。バイポーラトラ
ンジスタにおいては、素子自身の温度上昇は素子自身の
抵抗値を減らすため、電流を増す方向に働く。そのため
基板の他の部分に流れていた電流が寄生トランジスタ１
ヵ所に集まってしまうホットスポットを生じ、果てには
半導体装置の破壊に至ることがある。破壊耐量向上の為
には、寄生トランジスタの動作の抑制が必要であり、そ
の為にはベース領域１２内部の拡散抵抗ＲＤ の低下が
有効である。
り寄生トランジスタの温度が上昇する。バイポーラトラ
ンジスタにおいては、素子自身の温度上昇は素子自身の
抵抗値を減らすため、電流を増す方向に働く。そのため
基板の他の部分に流れていた電流が寄生トランジスタ１
ヵ所に集まってしまうホットスポットを生じ、果てには
半導体装置の破壊に至ることがある。破壊耐量向上の為
には、寄生トランジスタの動作の抑制が必要であり、そ
の為にはベース領域１２内部の拡散抵抗ＲＤ の低下が
有効である。
【０００７】そこで上記問題を解決するために、例えば
特開昭５９−２３１８６０号公報に示される如く、ベー
ス層内のソース層直下距離を短くして、ベース層内部の
拡散抵抗の値を小さくし、寄生トランジスタをオンし難
くする方法が報告されている。しかしながら、例えば自
動車のトランジスタ式点火装置等に用いられるＤＭＯＳ
においては、ＤＭＯＳがイグニションコイルに接続され
て使用されるため、振幅が大きいノイズ、あるいは立ち
上がりが急峻なノイズがＤＭＯＳに入ってしまい、上記
方法を用いても寄生トランジスタがオンしてＤＭＯＳが
破壊してしまう可能性がある。また容量放電試験、即ち
図１０に示すような回路において、スイッチ４がａ側接
続の状態において、５００Ｖの直流電源２を用いて容量
０．２５μＦ のコンデンサ１を充電し、その後スイッ
チ４をｂ側接続に切り替えてコンデンサ１を放電させ従
来のＤＭＯＳ３に電流を流すとそのＤＭＯＳ３は破壊し
てしまうということが判明した。以上の理由から上記方
法においては、未だ問題を本質的には解決したとは言い
難く、さらに破壊耐量を向上した装置が望まれている。
特開昭５９−２３１８６０号公報に示される如く、ベー
ス層内のソース層直下距離を短くして、ベース層内部の
拡散抵抗の値を小さくし、寄生トランジスタをオンし難
くする方法が報告されている。しかしながら、例えば自
動車のトランジスタ式点火装置等に用いられるＤＭＯＳ
においては、ＤＭＯＳがイグニションコイルに接続され
て使用されるため、振幅が大きいノイズ、あるいは立ち
上がりが急峻なノイズがＤＭＯＳに入ってしまい、上記
方法を用いても寄生トランジスタがオンしてＤＭＯＳが
破壊してしまう可能性がある。また容量放電試験、即ち
図１０に示すような回路において、スイッチ４がａ側接
続の状態において、５００Ｖの直流電源２を用いて容量
０．２５μＦ のコンデンサ１を充電し、その後スイッ
チ４をｂ側接続に切り替えてコンデンサ１を放電させ従
来のＤＭＯＳ３に電流を流すとそのＤＭＯＳ３は破壊し
てしまうということが判明した。以上の理由から上記方
法においては、未だ問題を本質的には解決したとは言い
難く、さらに破壊耐量を向上した装置が望まれている。
【０００８】そこで、本発明は上記問題を鑑みたもので
あり、ベース層内部に適切な拡散抵抗を形成させること
により寄生トランジスタの動作を抑制し、半導体装置の
破壊耐量をさらに向上させることが出来る絶縁ゲート形
トランジスタを提供することを目的とする。
あり、ベース層内部に適切な拡散抵抗を形成させること
により寄生トランジスタの動作を抑制し、半導体装置の
破壊耐量をさらに向上させることが出来る絶縁ゲート形
トランジスタを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するために、その主表面側が第１導電形である半導体基
板と、前記主表面側に形成された第２導電形のベース層
と、このベース層内に形成された第１導電形であるソー
ス層と、前記ベース内において前記ソース層と前記半導
体層の間に形成されるチャネル領域上にゲート絶縁膜を
介して形成されたゲート電極と、前記ソース層、及び前
記ベース層と電気接続するソース電極と、前記半導体基
板の他表面側に配設されるドレイン電極を備える絶縁ゲ
ート形トランジスタにおいて、前記ソース電極と接触す
る部分のベース層と前記チャネル領域におけるベース層
の間に存在するソース層が、少なくともそのソース層の
底部において分離されるように形成されているという技
術的手段を採用する。
するために、その主表面側が第１導電形である半導体基
板と、前記主表面側に形成された第２導電形のベース層
と、このベース層内に形成された第１導電形であるソー
ス層と、前記ベース内において前記ソース層と前記半導
体層の間に形成されるチャネル領域上にゲート絶縁膜を
介して形成されたゲート電極と、前記ソース層、及び前
記ベース層と電気接続するソース電極と、前記半導体基
板の他表面側に配設されるドレイン電極を備える絶縁ゲ
ート形トランジスタにおいて、前記ソース電極と接触す
る部分のベース層と前記チャネル領域におけるベース層
の間に存在するソース層が、少なくともそのソース層の
底部において分離されるように形成されているという技
術的手段を採用する。
【００１０】さらに本発明においては、ドレイン層であ
る第１導電形の半導体基板の主表面側に絶縁層を形成し
た後、該絶縁層上の所定領域にゲート電極層を形成する
工程と、前記ドレイン層内に不純物を導入することによ
り、第２導電形であるベース層を形成する工程と、前記
ゲート電極上から前記ゲート電極間の前記絶縁層上の所
定領域に一部延在する形状のマスク体を形成する工程と
、このマスク体をマスクとして前記ベース層内に不純物
を導入することにより、第１導電形であるソース層を形
成する工程と、前記マスク体を除去する工程と、前記マ
スク体が存在していた領域に少なくとも一部存在し、前
記ベース層、及び前記ソース層に電気接続するソース電
極を形成する工程と、前記半導体基板 他表面側にド
レイン電極を形成する工程と、を備えることを特徴とす
る絶縁ゲート形トランジスタの製造方法という技術的手
段を採用する。
る第１導電形の半導体基板の主表面側に絶縁層を形成し
た後、該絶縁層上の所定領域にゲート電極層を形成する
工程と、前記ドレイン層内に不純物を導入することによ
り、第２導電形であるベース層を形成する工程と、前記
ゲート電極上から前記ゲート電極間の前記絶縁層上の所
定領域に一部延在する形状のマスク体を形成する工程と
、このマスク体をマスクとして前記ベース層内に不純物
を導入することにより、第１導電形であるソース層を形
成する工程と、前記マスク体を除去する工程と、前記マ
スク体が存在していた領域に少なくとも一部存在し、前
記ベース層、及び前記ソース層に電気接続するソース電
極を形成する工程と、前記半導体基板 他表面側にド
レイン電極を形成する工程と、を備えることを特徴とす
る絶縁ゲート形トランジスタの製造方法という技術的手
段を採用する。
【００１１】
【作用】上記技術的手段を採用することにより、ベース
層に形成される拡散抵抗の値を小さくでき、半導１装置
内にノイズが入力されても、ベース層とソース層との間
に構成されたＰＮ接合が導通するのを阻止し、半導体装
置自身の破壊耐量を向上させることが出来る。
層に形成される拡散抵抗の値を小さくでき、半導１装置
内にノイズが入力されても、ベース層とソース層との間
に構成されたＰＮ接合が導通するのを阻止し、半導体装
置自身の破壊耐量を向上させることが出来る。
【００１２】
【実施例】以下、本発明を図に示す実施例に基づいて詳
細に説明する。図１〜図３は本発明の第１実施例のＤＭ
ＯＳを示しており、図１はその平面図、図２は図１にお
けるＡ−Ａ切断線の断面図、図３は図１におけるＢ−Ｂ
切断線の断面図である。なお、図１１，図１２と対応す
る部分には同一符号が付してある。
細に説明する。図１〜図３は本発明の第１実施例のＤＭ
ＯＳを示しており、図１はその平面図、図２は図１にお
けるＡ−Ａ切断線の断面図、図３は図１におけるＢ−Ｂ
切断線の断面図である。なお、図１１，図１２と対応す
る部分には同一符号が付してある。
【００１３】本実施例のＤＭＯＳの構造は、図２に示す
ようにシリコン基板内においては、ドレイン層１１、ド
レイン層１１の主表面側にベース層１２、ベース層１２
内にソース層１３がそれぞれ形成されている。そして、
シリコン基板の主表面上にゲート酸化膜５を介してゲー
ト電極１７が形成されている。ゲート電極１７の上には
層間絶縁膜６が形成されており、さらにこの層間絶縁膜
６の上にソース電極１９がベース層１２とソース層１３
に電気接続されている。一方シリコン基板の他表面上に
はドレイン電極１５が形成されている。又、図１に示す
ようにソースコンタクト開孔領域１４におけるＰ形ベー
ス層１２とチャネル領域１８におけるＰ形ベース層１２
が、半導体基板であるＮ形シリコン基板表面上において
、半導体基板表面近傍部９を介して一部連続となる形状
になっている。この構造のため図３に示すように、Ｐ形
ベース層１２内部の半導体基板表面近傍部９において拡
散抵抗が形成される。
ようにシリコン基板内においては、ドレイン層１１、ド
レイン層１１の主表面側にベース層１２、ベース層１２
内にソース層１３がそれぞれ形成されている。そして、
シリコン基板の主表面上にゲート酸化膜５を介してゲー
ト電極１７が形成されている。ゲート電極１７の上には
層間絶縁膜６が形成されており、さらにこの層間絶縁膜
６の上にソース電極１９がベース層１２とソース層１３
に電気接続されている。一方シリコン基板の他表面上に
はドレイン電極１５が形成されている。又、図１に示す
ようにソースコンタクト開孔領域１４におけるＰ形ベー
ス層１２とチャネル領域１８におけるＰ形ベース層１２
が、半導体基板であるＮ形シリコン基板表面上において
、半導体基板表面近傍部９を介して一部連続となる形状
になっている。この構造のため図３に示すように、Ｐ形
ベース層１２内部の半導体基板表面近傍部９において拡
散抵抗が形成される。
【００１４】以下、これを図１４〜図１６に示す製造工
程に従って説明する。なお、図１４〜図１６において（
ａ）は断面構造，（ｂ）はマスクパターン、（ｃ）は拡
散パターンである。まず、図１４（ａ）に示すように半
導体基板であるＮ形シリコン基板を用意する。このＮ形
シリコン基板は、ＤＭＯＳのドレイン層として作用する
。次に、このＮ形ドレイン層１１の表面を酸化してゲー
ト酸化膜５を形成する。その上にゲート電極１７となる
ポリシリコン膜をＣＶＤ法で形成し、リソグラフィ技術
でポリシリコン膜を選択的に残すことによりゲート電極
１７を形成する。この後、同図（ｂ）に示すようにゲー
ト電極１７をマスクとしてボロンを拡散して同図（ｃ）
に示すようにＰ形ベース層１２を形成する。
程に従って説明する。なお、図１４〜図１６において（
ａ）は断面構造，（ｂ）はマスクパターン、（ｃ）は拡
散パターンである。まず、図１４（ａ）に示すように半
導体基板であるＮ形シリコン基板を用意する。このＮ形
シリコン基板は、ＤＭＯＳのドレイン層として作用する
。次に、このＮ形ドレイン層１１の表面を酸化してゲー
ト酸化膜５を形成する。その上にゲート電極１７となる
ポリシリコン膜をＣＶＤ法で形成し、リソグラフィ技術
でポリシリコン膜を選択的に残すことによりゲート電極
１７を形成する。この後、同図（ｂ）に示すようにゲー
ト電極１７をマスクとしてボロンを拡散して同図（ｃ）
に示すようにＰ形ベース層１２を形成する。
【００１５】次いで、図１５（ａ）に示すようにゲート
電極１７間をマスク体としてレジスト膜２０で覆う。こ
のレジスト膜２０は、同図（ｂ）に示すように、ゲート
電極１７の四隅からゲート電極１７間の中央部に向かっ
てパターニングされている。このレジスト膜２０とゲー
ト電極１７をマスクとしてＮ形ソース層の形成のための
リンイオン注入を行い、その後充分な熱処理を施して同
図（ａ）に示すようにＮ形ソース層１３を形成する。熱
処理することによりＮ形ソース層１３は、Ｐ形ベース層
１２内においてゲート電極１７の直下にも拡散が及ぶ。 よって、ゲート電極１７の直下にはＰ形ベース層１２と
Ｎ形ソース層１３が存在することになる。この際、Ｐ型
ベース層１２とＮ形ソース層１３がゲート電極１７によ
る共通のマスクにより位置決めされる、いわゆるＤＳＡ
技術（Ｄｉｆｆｕｓｉｏｎ Ｓｅｌｆ Ａｌｉｇｎｍｅ
ｎｔ） により同図（ｃ）に示すようにチャネル領域１
８を形成する。
電極１７間をマスク体としてレジスト膜２０で覆う。こ
のレジスト膜２０は、同図（ｂ）に示すように、ゲート
電極１７の四隅からゲート電極１７間の中央部に向かっ
てパターニングされている。このレジスト膜２０とゲー
ト電極１７をマスクとしてＮ形ソース層の形成のための
リンイオン注入を行い、その後充分な熱処理を施して同
図（ａ）に示すようにＮ形ソース層１３を形成する。熱
処理することによりＮ形ソース層１３は、Ｐ形ベース層
１２内においてゲート電極１７の直下にも拡散が及ぶ。 よって、ゲート電極１７の直下にはＰ形ベース層１２と
Ｎ形ソース層１３が存在することになる。この際、Ｐ型
ベース層１２とＮ形ソース層１３がゲート電極１７によ
る共通のマスクにより位置決めされる、いわゆるＤＳＡ
技術（Ｄｉｆｆｕｓｉｏｎ Ｓｅｌｆ Ａｌｉｇｎｍｅ
ｎｔ） により同図（ｃ）に示すようにチャネル領域１
８を形成する。
【００１６】その後、レジスト膜２０をエッチング除去
した後、図１６（ａ）に示すようにＣＶＤ法によりＢＰ
ＳＧ膜を堆積し層間絶縁膜６が形成される。そして、同
図（ｂ）に示すようにＰ形ベース層１２及びＮ形ソース
層１３に開孔する形状にエッチングすることにより、所
定のパターンのソースコンタクト開孔領域１４を形成す
る。同図（ｃ）に示すように、ソースコンタクト開孔領
域１４におけるＰ形ベース層１２とチャネル領域１８に
おけるＰ形ベース層１２が、Ｎ形シリコン基板表面及び
内部において、半導体基板表面近傍部９を介して一部連
続となる形状になっている。
した後、図１６（ａ）に示すようにＣＶＤ法によりＢＰ
ＳＧ膜を堆積し層間絶縁膜６が形成される。そして、同
図（ｂ）に示すようにＰ形ベース層１２及びＮ形ソース
層１３に開孔する形状にエッチングすることにより、所
定のパターンのソースコンタクト開孔領域１４を形成す
る。同図（ｃ）に示すように、ソースコンタクト開孔領
域１４におけるＰ形ベース層１２とチャネル領域１８に
おけるＰ形ベース層１２が、Ｎ形シリコン基板表面及び
内部において、半導体基板表面近傍部９を介して一部連
続となる形状になっている。
【００１７】さらに図１に示すようにアルミ膜の蒸着、
パターニングによりソース電極１９を形成する。このと
き、ソース電極１９はＰ形ベース層１２及びＮ形ソース
層１３と各々ソースコンタクト開孔領域１４にて電気接
続される。最後に基板の裏面，即ちＮ型ドレイン層１１
の背面に金属膜の蒸着によりドレイン電極１５を形成し
て、本実施例のＤＭＯＳが製造される。
パターニングによりソース電極１９を形成する。このと
き、ソース電極１９はＰ形ベース層１２及びＮ形ソース
層１３と各々ソースコンタクト開孔領域１４にて電気接
続される。最後に基板の裏面，即ちＮ型ドレイン層１１
の背面に金属膜の蒸着によりドレイン電極１５を形成し
て、本実施例のＤＭＯＳが製造される。
【００１８】本発明の構造により、前記したようにチャ
ネル領域１８のＰ形ベース層とソースコンタクト開孔領
域１４におけるＰ形ベース層は、図３，図１６（ｃ）に
示す半導体基板表面近傍部９を介して連続な平面を半導
体基板表面及び内部に形成する。上記構造により半導体
基板表面近傍部９に抵抗ＲＣ を形成する。よって、Ｐ
形ベース層１２内部に形成される拡散抵抗Ｒは、従来の
抵抗ＲＤ に加え半導体基板表面近傍部９の抵抗ＲＣ
が並列接続される為、次式で表される。
ネル領域１８のＰ形ベース層とソースコンタクト開孔領
域１４におけるＰ形ベース層は、図３，図１６（ｃ）に
示す半導体基板表面近傍部９を介して連続な平面を半導
体基板表面及び内部に形成する。上記構造により半導体
基板表面近傍部９に抵抗ＲＣ を形成する。よって、Ｐ
形ベース層１２内部に形成される拡散抵抗Ｒは、従来の
抵抗ＲＤ に加え半導体基板表面近傍部９の抵抗ＲＣ
が並列接続される為、次式で表される。
【００１９】
【数２】Ｒ＝（ ＲＣ ×ＲＤ ） ÷（ ＲＣ＋ＲＤ
） 従って、従来の構造に比べベース層１２内部の拡
散抵抗Ｒの値は小さくなる。
） 従って、従来の構造に比べベース層１２内部の拡
散抵抗Ｒの値は小さくなる。
【００２０】本実施例では、Ｎ形ソース層１３のパター
ン設計により数２を満足する最適の拡散抵抗Ｒの値を与
えることができ、その値は従来に比べて小さくすること
ができる。拡散抵抗Ｒの値を小さくすることによりＤＭ
ＯＳ中に形成される寄生トランジスタにベース電流が流
れにくくなり、寄生トランジスタをオンし難くする効果
がある。
ン設計により数２を満足する最適の拡散抵抗Ｒの値を与
えることができ、その値は従来に比べて小さくすること
ができる。拡散抵抗Ｒの値を小さくすることによりＤＭ
ＯＳ中に形成される寄生トランジスタにベース電流が流
れにくくなり、寄生トランジスタをオンし難くする効果
がある。
【００２１】尚、図１０に示した容量放電印加試験にお
いても、本発明によるＤＭＯＳは破壊しないことを確認
した。次に、本発明の第２実施例を図４，図５を用いて
説明する。図４は第２実施例のＤＭＯＳの平面図、図５
は図４におけるＣ−Ｃ切断線の断面図である。なお、図
１〜図３、図１１，図１２と対応する部分には同一符号
が付してある。第２実施例の製造方法は第１実施例とほ
ぼ同じである。但しこの第２実施例においては図５の断
面図に示すように、ソース層１３ａ，１３ｂが半導体基
板表面近傍部９で接触した構造となっている。この構造
は、ソース層を拡散して形成する工程において、拡散に
おける熱処理温度が高かったり、拡散時間が長かったり
、マスクパターン上の半導体基板表面近傍部９を形成し
ようとする幅がソース層の横方向に拡散する限界幅より
短い場合この構造となる。この構造においては、半導体
基板表面近傍部９における拡散抵抗ＲＣ は無くなるが
、ソース層１３ａ，１３ｂの間の領域７において拡散抵
抗Ｒｅ が存在する構造となる。上記構造により、Ｐ形
ベース層１２内に形成される拡散抵抗Ｒは、従来の抵抗
ＲＤ に加えソース層１３ａ，１３ｂの間の領域７の抵
抗Ｒｅ が並列接続される為、次式で表される。
いても、本発明によるＤＭＯＳは破壊しないことを確認
した。次に、本発明の第２実施例を図４，図５を用いて
説明する。図４は第２実施例のＤＭＯＳの平面図、図５
は図４におけるＣ−Ｃ切断線の断面図である。なお、図
１〜図３、図１１，図１２と対応する部分には同一符号
が付してある。第２実施例の製造方法は第１実施例とほ
ぼ同じである。但しこの第２実施例においては図５の断
面図に示すように、ソース層１３ａ，１３ｂが半導体基
板表面近傍部９で接触した構造となっている。この構造
は、ソース層を拡散して形成する工程において、拡散に
おける熱処理温度が高かったり、拡散時間が長かったり
、マスクパターン上の半導体基板表面近傍部９を形成し
ようとする幅がソース層の横方向に拡散する限界幅より
短い場合この構造となる。この構造においては、半導体
基板表面近傍部９における拡散抵抗ＲＣ は無くなるが
、ソース層１３ａ，１３ｂの間の領域７において拡散抵
抗Ｒｅ が存在する構造となる。上記構造により、Ｐ形
ベース層１２内に形成される拡散抵抗Ｒは、従来の抵抗
ＲＤ に加えソース層１３ａ，１３ｂの間の領域７の抵
抗Ｒｅ が並列接続される為、次式で表される。
【００２２】
【数３】Ｒ＝（ Ｒｅ ×ＲＤ ） ÷（ Ｒｅ＋ＲＤ
） 従って、従来の構造に比べベース層１２における
拡散抵抗Ｒは小さくなり、第１実施例と同様ＤＭＯＳ内
に形成される寄生トランジスタをオンし難くする効果が
ある。
） 従って、従来の構造に比べベース層１２における
拡散抵抗Ｒは小さくなり、第１実施例と同様ＤＭＯＳ内
に形成される寄生トランジスタをオンし難くする効果が
ある。
【００２３】なお本発明は上記実施例に限定されること
なく、その主旨を逸脱しない限り、例えば以下に示す如
く種々変形可能である。■上記実施例においては正方形
のセルを用いていたが、セル形状は正方形に限ることな
く図６、図７に示すようなストライプ状や、図８、図９
に示す六角形でも構わない。第６図はストライプ状セル
ＤＭＯＳの平面図、図７は図６におけるＦ−Ｆ切断線の
断面図である。第８図は六角形セルＤＭＯＳの平面図、
図９は第８図におけるＧ−Ｇ切断線の断面図である。な
お、図１〜図３，図４，図５，図１１，図１２と対応す
る部分には同一符号が付してある。図６、図８において
ソースコンタクト開孔領域１４におけるＰ形ベース層１
２とチャネル領域１８におけるＰ形ベース層１２は、Ｎ
形シリコン基板表面及び内部の半導体基板表面近傍部９
において連続となっている。
なく、その主旨を逸脱しない限り、例えば以下に示す如
く種々変形可能である。■上記実施例においては正方形
のセルを用いていたが、セル形状は正方形に限ることな
く図６、図７に示すようなストライプ状や、図８、図９
に示す六角形でも構わない。第６図はストライプ状セル
ＤＭＯＳの平面図、図７は図６におけるＦ−Ｆ切断線の
断面図である。第８図は六角形セルＤＭＯＳの平面図、
図９は第８図におけるＧ−Ｇ切断線の断面図である。な
お、図１〜図３，図４，図５，図１１，図１２と対応す
る部分には同一符号が付してある。図６、図８において
ソースコンタクト開孔領域１４におけるＰ形ベース層１
２とチャネル領域１８におけるＰ形ベース層１２は、Ｎ
形シリコン基板表面及び内部の半導体基板表面近傍部９
において連続となっている。
【００２４】■本発明で言う半導体装置としては、上記
したＤＭＯＳの他に縦方向（半導体基板の厚さ方向）に
電流経路をもつ半導体装置で、それらの基板電位を共有
するものであれば何でもよく、例えばＶＭＯＳ、あるい
はアノード電位を共有する絶縁ゲート形バイポーラトラ
ンジスタ（ＩＧＢＴ）等をＮ形チャネル，Ｐ形チャネル
を問わず採用できる。
したＤＭＯＳの他に縦方向（半導体基板の厚さ方向）に
電流経路をもつ半導体装置で、それらの基板電位を共有
するものであれば何でもよく、例えばＶＭＯＳ、あるい
はアノード電位を共有する絶縁ゲート形バイポーラトラ
ンジスタ（ＩＧＢＴ）等をＮ形チャネル，Ｐ形チャネル
を問わず採用できる。
【００２５】■図１５（ａ）に示す隣合うゲート電極１
７間を覆うマスク体として、レジスト膜の他に酸化膜を
使用してもよい。
７間を覆うマスク体として、レジスト膜の他に酸化膜を
使用してもよい。
【００２６】
【発明の効果】本発明の半導体装置によれば、ベース層
に形成される拡散抵抗の値を小さくし、ベース層とソー
ス層との間に構成されたＰＮ接合が導通するのを阻止し
、半導体装置自身の破壊耐量を向上させることが出来る
という優れた効果がある。
に形成される拡散抵抗の値を小さくし、ベース層とソー
ス層との間に構成されたＰＮ接合が導通するのを阻止し
、半導体装置自身の破壊耐量を向上させることが出来る
という優れた効果がある。
【図１】本発明第１実施例のＤＭＯＳの平面図である。
【図２】図１に示すもののＡ−Ａ断面図である。
【図３】図１に示すもののＢ−Ｂ断面図である。
【図４】本発明第２実施例のＤＭＯＳの平面図である。
【図５】図４に示すもののＥ−Ｅ断面図である。
【図６】本発明においてセルがストライプ状であるＤＭ
ＯＳの平面図である。
ＯＳの平面図である。
【図７】図６に示すもののＦ−Ｆ断面図である。
【図８】本発明においてセルが六角形であるＤＭＯＳの
平面図である。
平面図である。
【図９】図８に示すもののＧ−Ｇ断面図である。
【図１０】放電印加試験の回路図である。
【図１１】従来のＤＭＯＳの平面図である。
【図１２】図１１に示すもののＣ−Ｃ断面図である。
【図１３】図１１，図１２に示すものの等価回路図であ
る。
る。
【図１４】本発明の第１実施例を工程順に説明する為の
説明図である。
説明図である。
【図１５】本発明の第１実施例を工程順に説明する為の
説明図である。
説明図である。
【図１６】本発明の第１実施例を工程順に説明する為の
説明図である。
説明図である。
１ コンデンサ
２ 直流電源
３ ＤＭＯＳ
４ スイッチ
５ ゲート酸化膜
６ 層間絶縁層
７ ソース層１３ａ，１３ｂの間の領域９
半導体基板表面近傍部 １１ Ｎ形ドレイン層 １２ Ｐ形ベース層 １３ Ｎ形ソース層 １４ ソースコンタクト開孔領域 １５ ドレイン電極 １６ ベース層のドレイン層との近傍部１７ ゲー
ト電極 １８ チャネル領域 １９ ソース電極 ２０ レジスト膜
半導体基板表面近傍部 １１ Ｎ形ドレイン層 １２ Ｐ形ベース層 １３ Ｎ形ソース層 １４ ソースコンタクト開孔領域 １５ ドレイン電極 １６ ベース層のドレイン層との近傍部１７ ゲー
ト電極 １８ チャネル領域 １９ ソース電極 ２０ レジスト膜
Claims (2)
- 【請求項１】その主表面側が第１導電形である半導体基
板と、前記主表面側に形成された第２導電形のベース層
と、このベース層内に形成された第１導電形であるソー
ス層と、前記ベース内において前記ソース層と前記半導
体層の間に形成されるチャネル領域上にゲート絶縁膜を
介して形成されたゲート電極と、前記ソース層、及び前
記ベース層と電気接続するソース電極と、前記半導体基
板の他表面側に配設されるドレイン電極を備え、前記ソ
ース電極と接触する部分のベース層と前記チャネル領域
におけるベース層の間に存在するソース層が、少なくと
もそのソース層の底部において分離されるように形成さ
れていることを特徴とする絶縁ゲート形トランジスタ。 - 【請求項２】ドレイン層である第１導電形の半導体基板
の主表面側に絶縁層を形成した後、該絶縁層上の所定領
域にゲート電極層を形成する工程と、前記ドレイン層内
に不純物を導入することにより、第２導電形であるベー
ス層を形成する工程と、前記ゲート電極上から前記ゲー
ト電極間の前記絶縁層上の所定領域に一部延在する形状
のマスク体を形成する工程と、このマスク体をマスクと
して前記ベース層内に不純物を導入することにより、第
１導電形であるソース層を形成する工程と、前記マスク
体を除去する工程と、前記マスク体が存在していた領域
に少なくとも一部存在し、前記ベース層、及び前記ソー
ス層に電気接続するソース電極を形成する工程と、前記
半導体基板の他表面側にドレイン電極を形成する工程と
、を備えることを特徴とする絶縁ゲート形トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403382A JPH04217372A (ja) | 1990-12-18 | 1990-12-18 | 絶縁ゲート形トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403382A JPH04217372A (ja) | 1990-12-18 | 1990-12-18 | 絶縁ゲート形トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04217372A true JPH04217372A (ja) | 1992-08-07 |
Family
ID=18513118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2403382A Pending JPH04217372A (ja) | 1990-12-18 | 1990-12-18 | 絶縁ゲート形トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04217372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108155240A (zh) * | 2017-12-22 | 2018-06-12 | 电子科技大学 | 一种SiC VDMOS器件 |
-
1990
- 1990-12-18 JP JP2403382A patent/JPH04217372A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108155240A (zh) * | 2017-12-22 | 2018-06-12 | 电子科技大学 | 一种SiC VDMOS器件 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981222 |